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    • 92. 发明专利
      ES2416356T3 Aparato y método de procesamiento de datos 未知
    • Aparato y método de procesamiento de datos
    • ES2416356T3
    • 2013-07-31
    • ES08253469
    • 2008-10-24
    • SONY CORP
    • TAYLOR MATTHEW PAUL ATHOL , ATUNGSIRI SAMUEL ASANBENG , WILSON JOHN NICHOLAS , YOKOKAWA TAKASHI , YAMAMOTO MAKIKO
    • H04L27/00 , H03M13/11 , H03M13/25 , H03M13/27 , H03M13/29 , H04L1/00 , H04L5/00 , H04L27/26 , H04L27/34
    • Un receptor dispuesto en operación para la recuperación de bits de datos a partir de símbolos de datos recibidos apartir de un número predeterminado de señales sub-portadoras de símbolos Multiplexados por División de FrecuenciasOrtogonales (OFDM) y para formar un flujo de bits de salida, siendo el número predeterminado de señales subportadorasde los símbolos OFDM que se determina en función de uno entre una pluralidad de modos defuncionamiento, comprendiendo dicho receptor: un desintercalador de símbolos (514) dispuesto en operación para la recuperación de primeros conjuntos de símbolos dedatos a partir de primeros símbolos OFDM en función de un proceso de intercalado impar y de segundos conjuntos desímbolos de datos a partir de segundos símbolos OFDM en función de un proceso de intercalado par y para formar unflujo de símbolos de salida a partir de los primeros y segundos conjuntos de símbolos de datos, una unidad demapeadora (52) dispuesta en operación para generar, a partir de los símbolos de datos del flujo desímbolos de salida, los bits de datos codificados del Control de Paridad de Baja Densidad (LDPC), con paridadintercalada, convirtiendo cada uno de los símbolos de datos del flujo de símbolos de salida que representa un símbolo demodulación de las señales sub-portadoras de OFDM en bits de datos en función de un sistema de modulación,un permutador inverso (53, 55) adaptado para realizar un proceso de permutación inversa para efectuar una inversión deun proceso de permutación aplicado a los bits de datos de LDPC, de paridad intercalada, codificados, para permutar losbits de datos de LDPC codificados, de modo que una pluralidad de los bits de datos de LDPC codificados quecorresponda a un valor de 1 en una fila arbitraria de una matriz de información correspondiente a bits de información deun código de LDPC, que se utilizó para codificar los bits de datos, no se incorpore en el mismo símbolo yun decodificador de LDPC (56) adaptado para realizar una decodificación de LDPC sobre los bits de datos de LDPCcodificados, en donde el proceso de permutación inversa se haya realizado para formar los bits de datos de salida, endonde el proceso de intercalado impar incluye: la escritura de los primeros conjuntos de símbolos de datos recuperados a partir de las señales sub-portadoras de losprimeros símbolos OFDM en una memoria del intercalador de símbolos en función de un orden definido por un código depermutación y la lectura de los primeros conjuntos de símbolos de datos a partir de la memoria del intercalador de símbolos (100) enfunción de un orden secuencial en el flujo de datos de salida y el proceso de intercalado par incluye la escritura de los segundos conjuntos de símbolos de datos recuperados a partir de las señales sub-portadoras de lossegundos símbolos OFDM en la memoria del intercalador de símbolos (540) en función de un orden secuencial yla lectura los segundos conjuntos de símbolos de datos a partir de la memoria del intercalador de símbolos (540) enfunción de un orden definido por el código de permutación en el flujo de datos de salida, de tal modo que mientras lossímbolos de datos desde el primer conjunto esté siendo objeto de lectura a partir de posiciones en la memoria delintercalador de símbolos (540), los símbolos de datos a partir del segundo conjunto puedan ser objeto de escritura en lasposiciones desde donde acaban de leerse y cuando los símbolos de datos desde el segundo conjunto estén siendoleídos a partir de las posiciones en la memoria del intercalador de símbolos (540), los símbolos de datos a partir de unprimer conjunto siguiente puedan ser objeto de escritura en las posiciones desde las que acaban de leerse, en dondecuando en una de la pluralidad de modos de funcionamiento en donde el número de sub-portadoras por símbolo deOFDM proporcione la mitad, o menos de la mitad, de un número máximo de sub-portadoras en los símbolos OFDM decualquiera de los modos de funcionamiento, el aparato de procesamiento de datos sea utilizable para el desintercaladode los símbolos de datos en función de solamente el proceso de intercalado impar.
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    • 94. 发明专利
      NZ585415A Encoding data using a low density parity check code 未知
    • Encoding data using a low density parity check code
    • NZ585415A
    • 2013-05-31
    • NZ58541508
    • 2008-11-26
    • SONY CORP
    • YOKOKAWA TAKASHI , YAMAMOTO MAKIKO , OKADA SATOSHI , SAKAI LUI , IKEGAYA RYOJI
    • H03M13/19 , H03M13/11 , H03M13/25 , H03M13/27 , H04L1/00 , H04L27/34
    • 585415 Disclosed is a data processing apparatus comprising a storage means and replacement means. Code bits of an LDPC (Low Density Parity Check) code having a code length of N bits are written in a column direction of the storage means for storing the code bits in a row direction and the column direction. m bits of the code bits of the LDPC code read out in the row direction are set as one symbol. The storage means stores mb bits in the row direction and stores N/(mb) bits in the column direction, where b represents a predetermined positive integer. The code bits of the LDPC code are written in the column direction of the storage means and read out in the row direction. The mb code bits read out in the row direction of the storage means are set as b symbols. In accordance with an allocation rule for allocating the code bits of the LDPC code to symbol bits representative of the symbols, the replacement means replaces the mb code bits such that the code bits after the replacement form the symbol bits. The allocation rule is a rule which prescribes: i) where groups into which the code bits are to be grouped in response to an error probability of the code bits are set as code bit groups and groups into which the symbol bits are to be grouped in response to an error probability of the symbol bits are set as symbol bit groups; ii) a group set which is a combination of any of the code bit groups of the code bits and the symbol bit group of the symbol bits to which the code bits of the code bit group are to be allocated; and iii) each bit number of the code bits and the symbol bits of the code bit groups and the symbol bit groups of the group set.
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    • 96. 发明专利
      MX2013002215A DISPOSITIVO DE PROCESAMIENTO DE DATOS Y METODO DE PROCESAMIENTO DE DATOS. 未知
    • DISPOSITIVO DE PROCESAMIENTO DE DATOS Y METODO DE PROCESAMIENTO DE DATOS.
    • MX2013002215A
    • 2013-03-22
    • MX2013002215
    • 2011-08-25
    • SONY CORP
    • SHINOHARA YUJI , KIKUCHI ATSUSHI , YAMAMOTO MAKIKO , YOKOKAWA TAKASHI
    • H03M13/19
    • La presente invención se refiere a un dispositivo de procesamiento de datos y a un método de procesamiento de datos que puede mejorar la solidez de datos contra errores. Un codificador de LDPC (115) realiza codificación con uno de los códigos de LDPC que tiene una longitud de código de 4320 bits y una de las cuatro proporciones de codificación de 1/2, 7/12, 2/3, o 3/4. La matriz de comprobación de paridad (H) para cada código de LDPC tiene una estructura en la cual los elementos con el valor 1 en la matriz de información de la matriz de comprobación de paridad (H) se disponen en ciclos de 72 columnas en la dirección de columna, la matriz de información se determina por una tabla de valores iniciales de matriz de comprobación de paridad que indica las posiciones de los elementos con el valor 1 en la matriz de información en ciclos de 72 columnas, la matriz de información corresponde con la longitud de información la cual es una función de la longitud de código y la proporción de codificación. La tabla de valores iniciales de matriz de comprobación de paridad, por ejemplo, se diseña para difusión digital para terminales móviles. La presente invención se puede aplicar a codificación de LDPC.
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    • 97. 发明专利
      ES2398851T3 Aparato y método de procesamiento de datos 未知
    • Aparato y método de procesamiento de datos
    • ES2398851T3
    • 2013-03-22
    • ES08253466
    • 2008-10-24
    • SONY CORP
    • TAYLOR MATTHEW PAUL ATHOL , ATUNGSIRI SAMUEL ASANBENG , YOKOKAWA TAKASHI , YAMAMOTO MAKIKO
    • H04L27/26 , H03M13/11 , H03M13/25 , H03M13/27 , H03M13/29 , H04L1/00 , H04L5/00 , H04L27/00 , H04L27/34
    • Un transmisor para comunicar bits de datos a través de un número predeterminado de señales de sub-portadorade un símbolo Multiplexado por División de Frecuencia Ortogonal (OFMD), comprendiendo el transmisor: un intercalador (22, 23) de paridad, operable para realizar intercalación de paridad sobre bits de datos codificadospor Comprobación de Paridad de Baja Densidad (LDPC) obtenidos mediante codificación de LDPC de los bits dedatos de acuerdo con una matriz de comprobación de paridad de un código de LDPC, que incluye una matriz deparidad correspondiente a bits de paridad de un código de LDPC, teniendo la matriz de paridad una estructuragradual, de modo que un bit de paridad de los bits de datos codificados por LDPC es intercalado en una posición debit de paridad diferente, una unidad (26) de mapeo para mapear bits intercalados de paridad sobre símbolos de datos correspondientes asímbolos de modulación de un esquema de modulación de las señales de sub-portadora de OFMD,un intercalador (33) de símbolo dispuesto en operación para entrada por lectura en una memoria (100) deintercalador de símbolo del número predeterminado de símbolos de datos para mapeo sobre las señales de subportadorade OFMD, y para salida por lectura desde la memoria (100) de intercalador de símbolo de los símbolos dedatos para que las sub-portadoras de OFMD efectúen el mapeo, siendo la salida por lectura en un orden diferente alde la entrada por lectura, siendo determinado el orden desde un conjunto de direcciones, con el efecto de que lossímbolos de datos son intercalados en las señales de sub-portadora del símbolo de OFDM.
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    • 99. 发明专利
      AU2008330672A2 Data processing device and data processing method 未知
    • Data processing device and data processing method
    • AU2008330672A2
    • 2010-07-08
    • AU2008330672
    • 2008-11-26
    • SONY CORP
    • OKADA SATOSHI , YAMAMOTO MAKIKO , IKEGAYA RYOJI , YOKOKAWA TAKASHI
    • H03M13/19
    • The present application relates to a data processing apparatus and a data processing method which can improve the tolerance to errors of data. A demultiplexer (25) replaces, in accordance with an allocation rule for allocating code bits of an LDPC code to symbol bits representative of symbols, mb bits from among the code bits and sets the code bits after the replacement as symbol bits of b symbols. For example, when m is 12 and b is 1, where the i+1th bits from the most significant bit of the 12 × 1 code bits and the 12 × 1 symbol bits of one symbol are represented as bits b i and y i , replacement for allocating, for example, b 0 to y 8 , b 1 to y 0 , b 2 to y 6 , b 3 to y 1 , b 4 to y 4 , b 5 to y 5 , b 6 to y 2 , b 7 to y 3 , b 8 to y 7 , b 9 to y 10 , b 10 to y 11 and b 11 to y 9 is carried out. The present invention can be applied, for example, to a transmission system for transmitting an LDPC code and so forth as specified in the DVB framework. At the receiving end, a reception apparatus (12) comprises a deinterleaver (53) including a multiplexer (54), wherein a reverse replacement means (1001) reverses the above described allocation and writes the thus obtained code bits into a memory (1002).
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