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91. 发明公开

KR1020130060791A 마모도 제어 로직을 포함하는 메모리 시스템, 데이터 저장 장치, 메모리 카드, 그리고 솔리드 스테이트 드라이브 无效
标题翻译：存储系统，数据存储设备，存储卡和固态硬盘，包括磨损级控制逻辑
公开(公告)号：KR1020130060791A
公开(公告)日：2013-06-10
申请号：KR1020110127043
申请日：2011-11-30
申请人： 삼성전자주식회사
发明人： 윤상용 , 이철호 , 경계현 , 정재용
IPC分类号： G11C16/06 , G06F12/00
CPC分类号： G11C16/06 , G06F11/1072 , G06F12/0246 , G06F2212/7211 , G11C11/5621 , G11C16/349 , G11C16/3495 , G11C2029/0411
摘要： PURPOSE: A memory system including abrasion control logic, a data storage device, a memory card, and a solid state drive are provided to improve the performance of the memory system by reducing an ECC error rate and an increase rate of an erasing loop number. CONSTITUTION: A memory system(100) includes a non-volatile memory(110) and an abrasion control logic(126). The non-volatile memory has a user area and a buffer area. The abrasion control logic controls an operation for converting a part of a memory block in the user area into the buffer area based on abrasion information of the non-volatile memory.
摘要翻译：目的：提供包括磨损控制逻辑，数据存储装置，存储卡和固态驱动器的存储器系统，以通过减少ECC错误率和擦除循环数的增加速率来提高存储器系统的性能。构成：存储系统（100）包括非易失性存储器（110）和磨损控制逻辑（126）。非易失性存储器具有用户区和缓冲区。磨损控制逻辑基于非易失性存储器的磨损信息来控制用于将用户区域中的一部分存储块转换为缓冲区域的操作。

92. 发明公开

KR1020120097829A 메모리 시스템 및 이의 제어 방법 有权
标题翻译：存储系统及其控制方法
公开(公告)号：KR1020120097829A
公开(公告)日：2012-09-05
申请号：KR1020110017293
申请日：2011-02-25
申请人： 삼성전자주식회사
发明人： 김보근 , 경계현 , 정재용
IPC分类号： G11C7/22 , G11C8/18 , G11C7/10
CPC分类号： G11C7/22 , G11C7/1066 , G11C7/1093 , G11C7/222 , G11C8/18
摘要： PURPOSE: A memory system and a controlling method thereof are provided to efficiently prevent the overlap of a peak current from a plurality of semiconductor memory devices and minimize the operation delay of each semiconductor memory device. CONSTITUTION: Memory devices(MDEV1-MDEVn) include an internal clock generator and a memory. The internal clock generator(IGEN) generates an internal clock by synchronizing with a processor clock in response to the processor clock received from a controller(CNT). A memory is synchronized with the internal clock to generate a peak current. Two or more memory devices generate the internal clock which is activated in a different edge of the processor clock.
摘要翻译：目的：提供一种存储器系统及其控制方法，以有效地防止来自多个半导体存储器件的峰值电流的重叠，并使每个半导体存储器件的操作延迟最小化。规定：存储器件（MDEV1-MDEVn）包括内部时钟发生器和存储器。内部时钟发生器（IGEN）响应于从控制器（CNT）接收的处理器时钟，与处理器时钟同步来产生内部时钟。存储器与内部时钟同步以产生峰值电流。两个或多个存储器件产生在处理器时钟的不同边缘被激活的内部时钟。

93. 发明公开

KR1020120064482A 고속 동작 및 저전력 소모 특성을 갖는 비휘발성 반도체 메모리 장치 无效
标题翻译：具有高速运行和低功耗的非易失性存储器件
公开(公告)号：KR1020120064482A
公开(公告)日：2012-06-19
申请号：KR1020100125741
申请日：2010-12-09
申请人： 삼성전자주식회사
发明人： 이창현 , 박영우 , 경계현 , 이천안 , 장성일 , 김철범
IPC分类号： G11C16/30 , G11C16/04 , G11C16/06 , G11C16/34
CPC分类号： H01L21/823857 , G11C16/0483 , G11C16/30 , H01L27/105 , H01L27/11546 , H01L27/11556
摘要： PURPOSE: A nonvolatile semiconductor memory device with high speed operation and low power consumption is provided to improve the performance of a memory card by adopting a low voltage transistor with gate insulation layers with different thicknesses near a flash memory. CONSTITUTION: A first low voltage transistor(71,91) is located in a peripheral region and has a gate insulation layer with a first thickness. A second low voltage transistor(61,81) is located in the peripheral region and has a gate insulation layer with a second thickness which is thinner than the first thickness. The first low voltage transistor is used in an I/O circuit(240). The second low voltage transistor is used in a core circuit(220) including a page buffer.
摘要翻译：目的：提供一种具有高速运行和低功耗的非易失性半导体存储器件，通过采用在闪存附近采用具有不同厚度的栅绝缘层的低电压晶体管来提高存储卡的性能。构成：第一低电压晶体管（71,91）位于外围区域中并且具有第一厚度的栅极绝缘层。第二低电压晶体管（61,81）位于外围区域中并具有栅极绝缘层，第二厚度比第一厚度薄。第一低电压晶体管用于I / O电路（240）。第二低电压晶体管用于包括页缓冲器的核心电路（220）中。

94. 发明授权

KR100809689B1 기판 관통 전극을 내재한 인터페이스 칩을 실장하는 반도체장치 失效
标题翻译：半导体器件安装接口芯片嵌入式基板穿透电极
公开(公告)号：KR100809689B1
公开(公告)日：2008-03-06
申请号：KR1020060054373
申请日：2006-06-16
申请人： 삼성전자주식회사
发明人： 경계현
IPC分类号： H01L21/77 , H01L21/66
CPC分类号： H01L25/18 , H01L27/0207 , H01L27/10897 , H01L2224/48091 , H01L2225/06513 , H01L2225/06541 , H01L2225/06596 , H01L2924/00014
摘要： 본 발명은 기판 관통 전극을 내재한 인터페이스 칩을 실장하는 반도체 장치에 대하여 기술된다. 반도체 장치는, 메모리 셀 어레이 블락들과 메모리 셀 어레이블락들을 테스트하는 테스트 패드들을 포함하는 메모리 칩과, 관통 전극을 통하여 메모리 셀 어레이 블락들과 연결되는 인터페이스 회로 블락들을 포함하는 인터페이스 칩으로 구성된다. 인터페이스 칩은 인터페이스 회로 블락들을 외부와 통신시키는 광 인터페이스와 광 전자 디바이스들을 포함한다. 이에 따라, 반도체 장치의 통신 속도가 향상된다.
기판 관통 전극, 인터페이스 칩, 광 인터페이스, 광 전자 디바이스

95. 发明公开

KR1020080019459A 메모리 장치 및 그 테스트 방법 有权
标题翻译：存储器件的数据测试方法
公开(公告)号：KR1020080019459A
公开(公告)日：2008-03-04
申请号：KR1020060081838
申请日：2006-08-28
申请人： 삼성전자주식회사
发明人： 경계현
IPC分类号： G11C29/10
CPC分类号： G11C29/54 , G11C11/401 , G11C29/08 , G11C29/1201 , G11C2029/3602 , G11C2029/4002
摘要： A dataless test method of a memory device is provided to increase test efficiency by increasing the number of parallel test dies, by increasing the number of memory devices capable of being connected to a tester. A number of registers store a test pattern. A multiplexer part(110) transfers the test pattern to a DQ pad(120) or transfers data of memory cells to the DQ pad, in response to a write test signal. A data input buffer(130) inputs the test pattern transferred to the DQ pad to the memory cells or transfers data of the memory cells transferred to the DQ pad to a comparison part(140), in response to a read test signal. The comparison part compares the test pattern with the data of the memory cells transferred through the data input buffer.
摘要翻译：提供了存储器件的无数据测试方法，通过增加能够连接到测试器的存储器件的数量来增加并行测试芯片的数量来提高测试效率。许多寄存器存储测试模式。复用器部分（110）响应于写入测试信号将测试模式传送到DQ焊盘（120）或将存储器单元的数据传送到DQ焊盘。响应于读取的测试信号，数据输入缓冲器（130）将传送到DQ垫的测试图案输入到存储器单元或将传送到DQ垫的存储单元的数据传送到比较部件（140）。比较部分将测试模式与通过数据输入缓冲器传输的存储单元的数据进行比较。

96. 发明授权

KR100674988B1 패키지 번인 테스트가 가능한 반도체 집적 회로 및 번인테스트 방법 有权
标题翻译： 패키지번인테스트가가능한반도체집적회로및번인테스트방패키
公开(公告)号：KR100674988B1
公开(公告)日：2007-01-29
申请号：KR1020050073729
申请日：2005-08-11
申请人： 삼성전자주식회사
发明人： 경계현
IPC分类号： H01L21/66
摘要： An integrated circuit for performing a package burn-in test and a burn-in test method thereof are provided to perform fully a burn-in test process by applying stress to all of elements in the burn-in test process. A transmission control unit(320) applies or interrupts an operational signal to a control node of an input/output circuit(310) according to a normal operating mode or a test operating mode. A test control unit(330) outputs sequentially a first and second signals to the control node of the input/output circuit in the test operating mode. The test control unit generates sequentially the first and second signals during the test operating mode.
摘要翻译：提供了用于执行封装老化测试的集成电路及其老化测试方法，以通过向老化测试过程中的所有元件施加应力来完全执行老化测试过程。传输控制单元（320）根据正常操作模式或测试操作模式将操作信号施加或中断到输入/输出电路（310）的控制节点。测试控制单元（330）在测试操作模式下将第一和第二信号顺序地输出到输入/输出电路的控制节点。测试控制单元在测试操作模式期间顺序生成第一和第二信号。

97. 发明授权

KR100626375B1 고주파로 동작하는 반도체 메모리 장치 및 모듈 有权
标题翻译：半导体存储器件和高频操作模块
公开(公告)号：KR100626375B1
公开(公告)日：2006-09-20
申请号：KR1020040036908
申请日：2004-05-24
申请人： 삼성전자주식회사
发明人： 경계현
IPC分类号： G11C11/40
摘要： 본 발명은 이중 데이터 전송률(Double Data Rate)을 갖는 동기식 반도체 메모리 장치에 관한 것으로, 특히 프리-러닝 클락(Free-running Clock)을 이용하여 데이터를 입력 또는 출력하고, 출력하는 데이터에 데이터의 시작을 알리는 프리앰블(Preamble)을 포함하는 동기식 반도체 메모리 장치에 관한 것이다.
본 발명의 동기식 반도체 메모리 장치는 외부로부터 인가되는 소정의 클락신호에 응답하여 외부로부터 데이터의 독출명령을 받아들이며, 이 클락신호에 응답하여 프리앰블을 포함한 데이터를 출력함을 특징으로 한다.
프리앰블, DDR SDRAM, 반도체 메모리 장치

98. 发明授权

KR100618799B1 패킷 방식 반도체 메모리장치의 전류제어 회로 失效
标题翻译：分组式半导体存储器件的电流控制电路
公开(公告)号：KR100618799B1
公开(公告)日：2006-08-31
申请号：KR1020000010382
申请日：2000-03-02
申请人： 삼성전자주식회사
发明人： 송기환 , 강미선 , 경계현 , 김태현 , 최혜인
IPC分类号： G11C8/12
摘要： 패킷방식 반도체 메모리장치의 출력 드라이버의 전류 구동능력을 조절하기 위한 전류제어 회로가 개시된다. 상기 전류제어 회로는, 전류제어 인에이블 신호에 응답하여 제1패드의 전압을 전송하는 제1전송수단, 상기 전류제어 인에이블 신호에 응답하여 제2패드의 전압을 전송하는 제2전송수단, 상기 제1전송수단의 출력과 상기 제2전송수단의 출력 사이의 전압을 분배하여 분배전압을 출력하는 전압 분배기, 제1입력단을 통해 입력되는 기준전압과 제2입력단을 통해 입력되는 상기 분배전압을 비교하는 비교기, 및 상기 비교기의 출력에 응답하여 상기 출력드라이버의 전류 구동능력을 조절하기 위한 제어비트들을 발생하는 전류제어 카운터를 구비하고, 특히 상기 전압 분배기는 상기 제1전송수단의 출력의 전하와 상기 제2전송수단의 출력의 전하를 분배(Sharing)하여 상기 분배전압을 발생하는 전하분배형으로 이루어진 것을 특징으로 한다. 따라서 상기 전류제어 회로에서는, 상기 전압 분배기가 전하 분배(Charge sharing)를 이용하는 구조를 가지므로 상기 제1전송수단의 유효저항과 상기 제2전송수단의 유효저항 사이에 차이가 발생하더라도 상기 분배전압에 오프셋(Offset)이 전혀 발생되지 않는다.

99. 发明授权

KR100593735B1 반도체 메모리 장치 및 이의 입출력라인 배치 방법 失效
标题翻译：半导体存储器件及其输入/输出线排列方法
公开(公告)号：KR100593735B1
公开(公告)日：2006-06-28
申请号：KR1020040042344
申请日：2004-06-09
申请人： 삼성전자주식회사
发明人： 채봉석 , 경계현
IPC分类号： H01L21/768
摘要： 본 발명은 반도체 메모리 장치 및 이의 입출력라인 배치 방법을 공개한다. 이 반도체 메모리 장치는 다수개의 홀수 행과 다수개의 열의 매트릭스 형태로 배치되는 다수개의 서브 메모리블록들과, 상기 동일열의 서브 메모리블록들 사이에서 행방향으로 분할되어 배치되는 다수개의 로컬 입출력라인들과, 상기 로컬 입출력라인들과 직교하며 상기 동일행의 서브 메모리블록들의 전체를 연결하는 롱 글로벌 입출력라인들과 상기 동일행의 서브 메모리블록들의 일부 영역을 연결하는 쇼트 글로벌 입출력라인들을 구비하고, 상기 적어도 하나 이상의 롱 글로벌 입출력라인들과 상기 적어도 하나 이상의 쇼트 글로벌 입출력라인들이 상기 동일행의 서브 메모리블록들을 지나가도록 배치되는 글로벌 입출력라인들을 구비하는 것을 특징으로 한다. 따라서 이에 반도체 메모리 장치의 칩 면적을 감소시키면서도 반도체 메모리 장치가 정상적인 데이터 입출력 동작을 수행할 할 수 있도록 한다.
摘要翻译：本发明公开了一种半导体存储器件和用于布置其输入/输出线的方法。随着半导体存储器装置在所述行方向上的多个子存储块的，并且在同一列中分配，其被布置在多个奇数行的和矩阵的存储器的子块形成多个多个本地输入和输出线被布置列，与本地输入和输出线正交，并且具有短的全球IO线连接同一行的存储整个所述至少一个的连接子块中的长全局输入和输出线与存储器子块的相同行中的所述部分区域并且全局输入/输出线被布置为使得全局长输入/输出线和至少一个或多个全局短输入/输出线通过相同的子存储器块。因此，半导体存储器件可以在减小半导体存储器件的芯片面积的同时执行正常的数据输入/输出操作。

100. 发明授权

KR100480647B1 메모리 시스템의 능동 종단저항 및 저항값 조절방법 失效
标题翻译：存储系统中的有源终端电阻及其调整方法
公开(公告)号：KR100480647B1
公开(公告)日：2005-03-31
申请号：KR1020040095895
申请日：2004-11-22
申请人： 삼성전자주식회사
发明人： 경계현
IPC分类号： G11C11/407 , G11C7/10 , G11C11/40
摘要： 메모리 시스템의 능동 종단저항 및 저항값 조절방법이 개시된다. 본 발명의 실시예에 따른 종단저항은, 메모리 회로에 장착되고 상기 메모리 회로의 종단을 위한 종단저항으로서, 노드, 다수개의 제1종단저항들, 및 다수개의 제2종단저항들을 구비한다. 다수개의 제 1 종단저항들은 대응되는 제어신호에 응답하여 전원전압과 상기 노드사이에 각각 접속된다. 다수개의 제 2 종단저항들은 대응되는 제어신호에 응답하여 접지전압과 상기 노드사이에 각각 접속된다. 본 발명의 실시예에 따른 각 종단저항(Rterm_UP, Rterm_DN)의 저항값은 효과적으로 조절(tuning)될 수 있으므로, 메모리 시스템의 신호충실도가 증가되는 장점이 있다.

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