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1. 发明授权

US07689804B2 Selectively protecting a register file 失效
标题翻译：选择性地保护寄存器文件
公开(公告)号：US07689804B2
公开(公告)日：2010-03-30
申请号：US11642337
申请日：2006-12-20
申请人： Xavier Vera , Jaume Abella , Jose-Alejandro Pineiro , Antonio Gonzalez , Ronny Ronen
发明人： Xavier Vera , Jaume Abella , Jose-Alejandro Pineiro , Antonio Gonzalez , Ronny Ronen
IPC分类号： G06F12/10
CPC分类号： G06F11/1008
摘要： In one embodiment, the present invention includes a method for protecting a value to be stored in a register of a register file with a first level of protection if the value is predicted to be used for a first time period, and protecting the value with a second level of protection if the value is predicted to be used for a second time period. Other embodiments are described and claimed.
摘要翻译：在一个实施例中，本发明包括一种方法，用于如果该值预测将在第一时间段内使用，则保护要存储在具有第一保护等级的寄存器文件的寄存器中的值，并且用如果该值被预测用于第二时间段，则为第二级保护。描述和要求保护其他实施例。

2. 发明申请

US20090287909A1 Dynamically Estimating Lifetime of a Semiconductor Device 有权
标题翻译：动态估计半导体器件的寿命
公开(公告)号：US20090287909A1
公开(公告)日：2009-11-19
申请号：US12086357
申请日：2005-12-30
申请人： Xavier Vera , Jaume Abella , Osman Unsal , Oguz Ergin , Antonio Gonzalez
发明人： Xavier Vera , Jaume Abella , Osman Unsal , Oguz Ergin , Antonio Gonzalez
IPC分类号： G06F15/00
CPC分类号： G06F11/008 , G01R31/2846
摘要： In one embodiment, the present invention includes a method for obtaining dynamic operating parameter information of a semiconductor device such as a processor, determining dynamic usage of the device, either as a whole or for one or more portions thereof, based on the dynamic operating parameter information, and dynamically estimating a remaining lifetime of the device based on the dynamic usage. Depending on the estimated remaining lifetime, the device may be controlled in a desired manner. Other embodiments are described and claimed.
摘要翻译：在一个实施例中，本发明包括一种用于获得诸如处理器的半导体器件的动态操作参数信息的方法，基于动态操作参数确定设备的整体或一个或多个部分的动态使用信息，并基于动态使用动态估计设备的剩余寿命。根据估计的剩余寿命，可以以期望的方式控制装置。描述和要求保护其他实施例。

3. 发明申请

US20090150656A1 Reducing Aging Effect On Registers 有权
标题翻译：减少老化对登记的影响
公开(公告)号：US20090150656A1
公开(公告)日：2009-06-11
申请号：US11791145
申请日：2006-11-03
申请人： Jaume Abella , Xavier Vera , Antonio Gonzalez
发明人： Jaume Abella , Xavier Vera , Antonio Gonzalez
IPC分类号： G06F9/30
CPC分类号： G11C7/04
摘要： Methods and apparatus to reduce aging effect on registers are described. In one embodiment, a select value is stored in a register that is unused, for example, to reduce the effects of negative bias temperature instability (NBTI) or oxide degradation on the register. Other embodiments are also described.
摘要翻译：描述了减少对寄存器的老化影响的方法和装置。在一个实施例中，选择值存储在未使用的寄存器中，例如以减少负偏压温度不稳定性（NBTI）或寄存器中的氧化物劣化的影响。还描述了其它实施例。

4. 发明申请

US20090113240A1 Detecting Soft Errors Via Selective Re-Execution 有权
标题翻译：通过选择性重新执行检测软错误
公开(公告)号：US20090113240A1
公开(公告)日：2009-04-30
申请号：US12224762
申请日：2006-03-31
申请人： Xavier Vera , Oguz Ergin , Osman Unsal , Jaume Abella , Antonio Gonzalez
发明人： Xavier Vera , Oguz Ergin , Osman Unsal , Jaume Abella , Antonio Gonzalez
IPC分类号： G06F11/14 , G06F11/28
CPC分类号： G06F11/008 , G06F11/1497
摘要： In one embodiment, the present invention includes a method for determining a vulnerability level for an instruction executed in a processor, and re-executing the instruction if the vulnerability level is above a threshold. The vulnerability level may correspond to a soft error likelihood for the instruction while the instruction is in the processor. Other embodiments are described and claimed.
摘要翻译：在一个实施例中，本发明包括一种用于确定在处理器中执行的指令的漏洞级别的方法，以及如果漏洞级别高于阈值则重新执行该指令。漏洞级别可能对应于指令在处理器中时指令的软错误可能性。描述和要求保护其他实施例。

5. 发明授权

US08578137B2 Reducing aging effect on registers 有权
标题翻译：降低对寄存器的老化效应
公开(公告)号：US08578137B2
公开(公告)日：2013-11-05
申请号：US11791145
申请日：2006-11-03
申请人： Jaume Abella , Xavier Vera , Antonio Gonzalez
发明人： Jaume Abella , Xavier Vera , Antonio Gonzalez
IPC分类号： G06F12/00
CPC分类号： G11C7/04
摘要： Methods and apparatus to reduce aging effect on registers are described. In one embodiment, a select value is stored in a register that is unused, for example, to reduce the effects of negative bias temperature instability (NBTI) or oxide degradation on the register. Other embodiments are also described.
摘要翻译：描述了减少对寄存器的老化影响的方法和装置。在一个实施例中，选择值存储在未使用的寄存器中，例如以减少负偏压温度不稳定性（NBTI）或寄存器中的氧化物劣化的影响。还描述了其它实施例。

6. 发明申请

US20090037783A1 PROTECTING DATA STORAGE STRUCTURES FROM INTERMITTENT ERRORS 有权
标题翻译：保护来自间歇错误的数据存储结构
公开(公告)号：US20090037783A1
公开(公告)日：2009-02-05
申请号：US11833765
申请日：2007-08-03
申请人： Xavier Vera , Jaume Abella , Javier Carretero Casado , Antonio Gonzalez
发明人： Xavier Vera , Jaume Abella , Javier Carretero Casado , Antonio Gonzalez
IPC分类号： G06F11/16 , G06F11/10
CPC分类号： G06F11/1008 , G06F11/1405
摘要： Embodiments of apparatuses and methods for protecting data storage structures from intermittent errors are disclosed. In one embodiment, an apparatus includes a plurality of data storage locations, execution logic, error detection logic, and control logic. The execution logic is to execute an instruction to generate a data value to store in one of the data storage locations. The error detection logic is to detect an error in the data value stored in the data storage location. The control logic is to respond to the detection of the error by causing the execution logic to re-execute the instruction to regenerate the data value to store in the data storage location, causing the error detection logic to check the data value read from the data storage location, and deactivating the data storage location if another error is detected.
摘要翻译：公开了用于保护数据存储结构免于间歇性错误的装置和方法的实施例。在一个实施例中，装置包括多个数据存储位置，执行逻辑，错误检测逻辑和控制逻辑。执行逻辑是执行指令以生成数据值以存储在数据存储位置之一中。错误检测逻辑是检测数据存储位置中存储的数据值中的错误。控制逻辑是通过使执行逻辑重新执行用于重新生成数据值以存储在数据存储位置的指令来响应错误的检测，使得错误检测逻辑检查从数据读取的数据值存储位置，如果检测到另一个错误，则停用数据存储位置。

7. 发明授权

US07447054B2 NBTI-resilient memory cells with NAND gates 有权
标题翻译：具有NAND门的NBTI弹性存储单元
公开(公告)号：US07447054B2
公开(公告)日：2008-11-04
申请号：US11611344
申请日：2006-12-15
申请人： Jaume Abella , Xavier Vera , Osman Unsal , Antonio Gonzalez
发明人： Jaume Abella , Xavier Vera , Osman Unsal , Antonio Gonzalez
IPC分类号： G11C17/00
CPC分类号： G11C11/412 , G11C11/56
摘要： An NBTI-resilient memory cell is made up of a ring of multiple NAND gates. The NAND gates are arranged such that one of the NAND gates has a “0” in its output, while the remaining NAND gates have a “1” in their outputs. PMOS transistors within the memory cell experience less degradation than in inverter-based memory cells. Guard-banding to account for transistor degradation may be mitigated, or the operating frequency of the memory cell may be increased.
摘要翻译： NBTI弹性存储单元由多个NAND门的环组成。 NAND门被布置成使得一个NAND门在其输出中具有“0”，而其余的NAND门在其输出中具有“1”。存储器单元内的PMOS晶体管比基于逆变器的存储单元中的PMOS晶体管的衰减更少。可以减轻保护带以解决晶体管劣化，或者可以增加存储单元的工作频率。

8. 发明申请

US20120110266A1 DISABLING CACHE PORTIONS DURING LOW VOLTAGE OPERATIONS 失效
标题翻译：在低电压运行期间禁用高速缓存部分
公开(公告)号：US20120110266A1
公开(公告)日：2012-05-03
申请号：US13342016
申请日：2011-12-31
申请人： Christopher Wilkerson , M. Muhammad Khellah , Vivek De , Ming Y. Zhang , Jaume Abella , Javier Carretero Casado , Pedro Chaparro Monferrer , Xavier Vera , Antonio Gonzalez
发明人： Christopher Wilkerson , M. Muhammad Khellah , Vivek De , Ming Y. Zhang , Jaume Abella , Javier Carretero Casado , Pedro Chaparro Monferrer , Xavier Vera , Antonio Gonzalez
IPC分类号： G06F12/08
CPC分类号： G06F12/0895 , G06F1/3203 , G06F1/3275 , G06F1/3296 , G06F12/0864 , Y02D10/13 , Y02D10/14 , Y02D10/172
摘要： Methods and apparatus relating to disabling one or more cache portions during low voltage operations are described. In some embodiments, one or more extra bits may be used for a portion of a cache that indicate whether the portion of the cache is capable at operating at or below Vccmin levels. Other embodiments are also described and claimed.
摘要翻译：描述了在低电压操作期间禁用一个或多个高速缓存部分的方法和装置。在一些实施例中，一个或多个额外的比特可以用于高速缓存的一部分，其指示高速缓存的部分是否能够在Vccmin等级或更低的值下运行。还描述和要求保护其他实施例。

9. 发明授权

US08103830B2 Disabling cache portions during low voltage operations 有权
标题翻译：在低电压操作期间禁用缓存部分
公开(公告)号：US08103830B2
公开(公告)日：2012-01-24
申请号：US12242321
申请日：2008-09-30
申请人： Christopher Wilkerson , Muhammad M. Khellah , Vivek De , Ming Zhang , Jaume Abella , Javier Carretero Casado , Pedro Chaparro Monferrer , Xavier Vera , Antonio Gonzalez
发明人： Christopher Wilkerson , Muhammad M. Khellah , Vivek De , Ming Zhang , Jaume Abella , Javier Carretero Casado , Pedro Chaparro Monferrer , Xavier Vera , Antonio Gonzalez
IPC分类号： G06F12/16
CPC分类号： G06F12/0895 , G06F1/3203 , G06F1/3275 , G06F1/3296 , G06F12/0864 , Y02D10/13 , Y02D10/14 , Y02D10/172
摘要： Methods and apparatus relating to disabling one or more cache portions during low voltage operations are described. In some embodiments, one or more extra bits may be used for a portion of a cache that indicate whether the portion of the cache is capable at operating at or below Vccmin levels. Other embodiments are also described and claimed.
摘要翻译：描述了在低电压操作期间禁用一个或多个高速缓存部分的方法和装置。在一些实施例中，一个或多个额外的比特可以用于高速缓存的一部分，其指示高速缓存的部分是否能够在Vccmin等级或更低的值下运行。还描述和要求保护其他实施例。

10. 发明申请

US20100082905A1 DISABLING CACHE PORTIONS DURING LOW VOLTAGE OPERATIONS 有权
标题翻译：在低电压运行期间禁用高速缓存部分
公开(公告)号：US20100082905A1
公开(公告)日：2010-04-01
申请号：US12242321
申请日：2008-09-30
申请人： Christopher Wilkerson , Muhammad M. Khellah , Vivek De , Ming Zhang , Jaume Abella , Javier Carretero Casado , Pedro Chaparro Monferrer , Xavier Vera , Antonio Gonzalez
发明人： Christopher Wilkerson , Muhammad M. Khellah , Vivek De , Ming Zhang , Jaume Abella , Javier Carretero Casado , Pedro Chaparro Monferrer , Xavier Vera , Antonio Gonzalez
IPC分类号： G06F12/08
CPC分类号： G06F12/0895 , G06F1/3203 , G06F1/3275 , G06F1/3296 , G06F12/0864 , Y02D10/13 , Y02D10/14 , Y02D10/172
摘要： Methods and apparatus relating to disabling one or more cache portions during low voltage operations are described. In some embodiments, one or more extra bits may be used for a portion of a cache that indicate whether the portion of the cache is capable at operating at or below Vccmin levels. Other embodiments are also described and claimed.
摘要翻译：描述了在低电压操作期间禁用一个或多个高速缓存部分的方法和装置。在一些实施例中，一个或多个额外的比特可以用于高速缓存的一部分，其指示高速缓存的部分是否能够在Vccmin等级或更低的值下运行。还描述和要求保护其他实施例。

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