会员体验
专利管家（专利管理）
工作空间（专利管理）
风险监控（情报监控）
数据分析（专利分析）
侵权分析（诉讼无效）
联系我们
交流群
官方交流：
QQ群： 891211   
微信请扫码    >>>
现在联系顾问~
下载
著录项
PDF全文
热词
    • 1. 发明申请
      US20120081160A1 DELAY LOCKED LOOP CIRCUIT OF SEMICONDUCTOR MEMORY APPARATUS 有权
    • DELAY LOCKED LOOP CIRCUIT OF SEMICONDUCTOR MEMORY APPARATUS
    • 半导体存储器延迟锁定环路电路
    • US20120081160A1
    • 2012-04-05
    • US12971813
    • 2010-12-17
    • Hoon CHOI , Hyun Woo Lee
    • Hoon CHOI , Hyun Woo Lee
    • H03L7/06
    • G11C7/222 , G11C7/1072
    • Various embodiments of a delay locked loop circuit of a semiconductor memory apparatus are disclosed. In one exemplary embodiment, the delay locked loop circuit may include an input correction unit configured to correct a duty ratio of an input clock based on a duty control signal and generate a reference clock; a delay line configured to delay the reference clock by a delay time and generate a delay locked clock; an output correction unit configured to correct a duty ratio of the delay locked clock based on the duty control signal and generate a corrected clock; and a control signal generation unit configured to generate the duty control signal when a correction activation signal is enabled.
    • 公开了半导体存储装置的延迟锁定环电路的各种实施例。 在一个示例性实施例中，延迟锁定环电路可以包括：输入校正单元，被配置为基于占空比控制信号校正输入时钟的占空比并产生参考时钟; 延迟线，被配置为将所述参考时钟延迟延迟时间并产生延迟锁定时钟; 输出校正单元，被配置为基于所述占空比控制信号校正所述延迟锁定时钟的占空比，并生成校正时钟; 以及控制信号生成单元，被配置为当校正激活信号被使能时产生占空比控制信号。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 2. 发明授权
      US08390351B2 Delay locked loop circuit of semiconductor memory apparatus 有权
    • Delay locked loop circuit of semiconductor memory apparatus
    • 半导体存储装置的延迟锁定环电路
    • US08390351B2
    • 2013-03-05
    • US12971813
    • 2010-12-17
    • Hoon Choi , Hyun Woo Lee
    • Hoon Choi , Hyun Woo Lee
    • H03L7/06
    • G11C7/222 , G11C7/1072
    • Various embodiments of a delay locked loop circuit of a semiconductor memory apparatus are disclosed. In one exemplary embodiment, the delay locked loop circuit may include an input correction unit configured to correct a duty ratio of an input clock based on a duty control signal and generate a reference clock; a delay line configured to delay the reference clock by a delay time and generate a delay locked clock; an output correction unit configured to correct a duty ratio of the delay locked clock based on the duty control signal and generate a corrected clock; and a control signal generation unit configured to generate the duty control signal when a correction activation signal is enabled.
    • 公开了半导体存储装置的延迟锁定环电路的各种实施例。 在一个示例性实施例中，延迟锁定环电路可以包括：输入校正单元，被配置为基于占空比控制信号校正输入时钟的占空比并产生参考时钟; 延迟线，被配置为将所述参考时钟延迟延迟时间并产生延迟锁定时钟; 输出校正单元，被配置为基于所述占空比控制信号校正所述延迟锁定时钟的占空比，并生成校正时钟; 以及控制信号生成单元，被配置为当校正激活信号被使能时产生占空比控制信号。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
每页展示10个专利
每页展示10个专利
每页展示20个专利
每页展示50个专利
每页展示100个专利

IPRDB

最新中国发明专利 最新美国发明专利 技术领域 专利库 专利分类库 国际专利分类库

热门服务

会员版试用 API 数据接口 找代理 知嘟嘟专利交易 排行榜 大学排行榜 专利百科

关于我们

平台介绍 战略合作 网站地图

友情链接

知嘟嘟专利交易 国家知识产权局 中国商标网

联系方式


©2019-2023 上海吉码数字技术有限公司 版权所有，并保留所有权利 沪ICP备20016256号-6 沪公网安备31011702005475号