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1. 发明授权

US5978957A Very fast pipelined shifter element with parity prediction 失效
标题翻译：具有奇偶校验预测的非常快速的流水线移位器元件
公开(公告)号：US5978957A
公开(公告)日：1999-11-02
申请号：US765003
申请日：1997-07-14
申请人： Wilhelm Haller , Klaus Getzlaff , Erwin Pfeffer , Ute Gaertner , Gunter Gerwig
发明人： Wilhelm Haller , Klaus Getzlaff , Erwin Pfeffer , Ute Gaertner , Gunter Gerwig
IPC分类号： G06F11/10 , G06F5/01
CPC分类号： G06F5/015 , G06F11/10
摘要： A shifting structure and method which separates a shifting operation into partial shifts which may be executed in different pipeline staged is described herein. In a first pipe stage, an operand is read out and at least one partial shift is accomplished by placing the operand or parts thereof into registers coupled to a shift unit. The shift unit, in a second pipe stage, finalizes the shifting operation executing the remaining partial shifts, thereby reducing the time required for the total shifting operation. A control string is derived in the shift unit based on the shift amount to correct the output of the shifted result as well as providing for parity prediction therefor.
摘要翻译： PCT No.PCT / EP95 / 01456 Sec。 371日期1997年7月14日 102（e）日期1997年7月14日PCT提交1995年4月18日PCT公布。公开号WO96 / 33455 日期1996年10月24日这里描述了将移动操作分离成可以在不同流水线分段中执行的部分班次的换档结构和方法。在第一管道级中，读出操作数，并且通过将操作数或其部分放入耦合到移位单元的寄存器来实现至少一个部分移位。在第二管段中的换档单元完成执行剩余部分换挡的换档操作，从而减少了总换档操作所需的时间。基于移位量，在移位单元中导出控制串，以校正移位结果的输出以及为此进行奇偶校验。

2. 发明授权

US5999960A Block-normalization in multiply-add floating point sequence without wait cycles 失效
标题翻译：在没有等待周期的情况下，加法浮点序列中的块归一化
公开(公告)号：US5999960A
公开(公告)日：1999-12-07
申请号：US765420
申请日：1996-12-16
申请人： Gunter Gerwig , Michael Kroner
发明人： Gunter Gerwig , Michael Kroner
IPC分类号： G06F9/38 , G06F5/01 , G06F7/487 , G06F7/52 , G06F7/527 , G06F7/533 , G06F7/544 , G06F17/10 , G06F7/38
CPC分类号： G06F7/5443 , G06F5/01 , G06F7/483
摘要： Described is a floating point processor comprising a multiply section and an add section, for performing a multiplication-add operation comprised of a multiplication operation prior to an addition operation which is using the result of the multiplication operation. The floating point processor comprises a multiply add controller (MAC1) which receives signals representing the exponents of the operands for the multiplication-add operation and signals representing the leading zero digits of an un-normalized result of the multiplication operation. The floating point processor further comprises a pair of shift units, (AL1, BN1), one receiving the un-normalized result of the multiplication operation and the other the operand to be added thereto. The multiply add controller (MAC1) determines shift values (Block.sub.-- Norm.sub.-- Value, AL1.sub.-- Align.sub.-- Value) for shifting both the un-normalized result of the multiplication operation and the operand to be added thereto within the pair of shift units (AL1, BN1), so that both are aligned with respect to their corresponding digits and with respect to the data width of an adder (ADD-D) of the add section).
摘要翻译： PCT No.PCT / EP95 / 01459 Sec。 371日期1996年12月16日第 102（e）日期1996年12月16日PCT提交1995年4月18日PCT公布。公开号WO96 / 33457 日期1996年10月24日描述了一种浮点处理器，其包括乘法部分和加法部分，用于在使用乘法运算的结果的加法运算之前执行包括乘法运算的乘法运算。该浮点处理器包括一个乘法加法控制器（MAC1），它接收表示乘法运算操作数的指数的信号和表示乘法运算的非归一化结果的前零位的信号。浮点处理器还包括一对移位单元（AL1，BN1），一对接收乘法运算的非归一化结果，另一个移位单元被加到其上。乘法加法控制器（MAC1）确定移位值（Block-Norm-Value，AL1-Align-Value），用于将乘法运算的非归一化结果和要添加到该对运算单元（AL1 ，BN1），使得两者相对于其对应的数字和相对于加法部分的加法器（ADD-D）的数据宽度对齐）。

3. 发明授权

US5875123A Carry-select adder with pre-counting of leading zero digits 失效
标题翻译：进位选择加法器，前置零位预计数
公开(公告)号：US5875123A
公开(公告)日：1999-02-23
申请号：US765419
申请日：1997-05-13
申请人： Son Dao Trong , Gunter Gerwig , Klaus Getzlaff , Wilhelm Haller
发明人： Son Dao Trong , Gunter Gerwig , Klaus Getzlaff , Wilhelm Haller
IPC分类号： G06F7/485 , G06F7/00 , G06F7/50 , G06F7/507 , G06F7/74 , G06F7/42
CPC分类号： G06F7/74 , G06F7/485
摘要： A method and apparatus for the determination of leading zero digits of a sum is presented herein. The technique incorporates the parallel determination of partial sums of single digits accounting for the possibility of carries and on the basis thereof the pre-determination of potential zero digits or potential leading zero digits. Upon the establishment of a correct partial sum, the potential zero digits are selected and evaluated thereby determining the leading zero digits. The invention may be implemented in an adder in parallel or via a hierarchical structure. The parallelism permits time-savings in the determination of a normalized sum. The invention is preferably incorporated into adders, floating point computing units and/or data processing units.
摘要翻译： PCT No.PCT / EP95 / 01455 Sec。 371日期1997年5月13日 102（e）日期1997年5月13日PCT提交1995年4月18日PCT公布。公开号WO96 / 33456 日期1996年10月24日本文给出了用于确定和的前导零数字的方法和装置。该技术包含了对携带可能性的单位数部分和的并行确定，并且在此基础上预先确定了潜在的零位或潜在的前导零位。在建立正确的部分和时，选择和评估潜在的零数字，从而确定前导零数字。本发明可以并行地或通过分层结构在加法器中实现。并行性允许在确定归一化总和时节省时间。本发明优选地结合到加法器，浮点计算单元和/或数据处理单元中。

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