基本信息:
- 专利标题： Semiconductor die having fine pitch electrical interconnects
- 专利标题（中）：具有细间距电互连的半导体管芯
- 申请号：US13243877 申请日：2011-09-23
- 公开(公告)号：US20120248607A1 公开(公告)日：2012-10-04
- 发明人： Keith Lake Barrie , Suzette K. Pangrle , Grant Villavicencio , Jeffrey S. Leal
- 申请人： Keith Lake Barrie , Suzette K. Pangrle , Grant Villavicencio , Jeffrey S. Leal
- 申请人地址： US CA Scotts Valley
- 专利权人： VERTICAL CIRCUITS, INC.
- 当前专利权人： VERTICAL CIRCUITS, INC.
- 当前专利权人地址： US CA Scotts Valley
- 主分类号： H01L23/48
- IPC分类号： H01L23/48 ; H01L21/56
摘要：
A die has interconnect pads on an interconnect side near an interconnect edge and has at least a portion of the interconnect side covered by a conformal dielectric coating, in which an interconnect trace over the dielectric coating forms a high interface angle with the surface of the dielectric coating. Because the traces have a high interface angle, a tendency for the interconnect materials to “bleed” laterally is mitigated and contact or overlap of adjacent traces is avoided. The interconnect trace includes a curable electrically conductive interconnect material; that is, it includes a material that can be applied in a flowable form, and thereafter cured or allowed to cure to form the conductive traces. Also, a method includes, prior to forming the traces, subjecting the surface of the conformal dielectric coating with a CF4 plasma treatment.
摘要（中）：
裸片在互连端附近在互连边缘附近具有互连焊盘，并且互连面的至少一部分由保形电介质涂层覆盖，其中在电介质涂层上的互连迹线与电介质的表面形成高界面角 涂层。 由于迹线具有高界面角度，互连材料横向渗出的趋势被减轻，并且避免了相邻迹线的接触或重叠。 互连迹线包括可固化的导电互连材料; 也就是说，它包括可以以可流动形式施加的材料，然后固化或允许其固化以形成导电迹线。 此外，一种方法包括在形成迹线之前，用CF 4等离子体处理对保形电介质涂层的表面进行处理。
公开/授权文献:
IPC结构图谱:
| H | 电学 |
| --H01 | 基本电气元件 |
| ----H01L | 半导体器件；其他类目未包含的电固体器件 |
| ------H01L23/00 | 半导体或其他固态器件的零部件 |
| --------H01L23/48 | .用于向或自处于工作中的固态物体通电的装置，例如引线、接线端装置 |