发明专利
TW200620556A 具有選擇形成及回填半導體基底區域以增加元件特性之互補式金氧半導體 CMOS DEVICE WITH SELECTIVELY FORMED AND BACKFILLED SEMICONDUCTOR SUBSTRATE AREAS TO IMPROVE DEVICE PERFORMANCE
审中-公开
基本信息:
- 专利标题： 具有選擇形成及回填半導體基底區域以增加元件特性之互補式金氧半導體 CMOS DEVICE WITH SELECTIVELY FORMED AND BACKFILLED SEMICONDUCTOR SUBSTRATE AREAS TO IMPROVE DEVICE PERFORMANCE
- 专利标题（英）：CMOS device with selectively formed and backfilled semiconductor substrate areas to improve device performance
- 专利标题（中）：具有选择形成及回填半导体基底区域以增加组件特性之互补式金属氧化物半导体 CMOS DEVICE WITH SELECTIVELY FORMED AND BACKFILLED SEMICONDUCTOR SUBSTRATE AREAS TO IMPROVE DEVICE PERFORMANCE
- 申请号：TW094115798 申请日：2005-05-16
- 公开(公告)号：TW200620556A 公开(公告)日：2006-06-16
- 发明人： 黃怡君 HUANG, YICHUN , 陶宏遠 TAO, HUNJAN , 林俊杰 LIN, CHUNCHIEH , 柯誌欣 KO, CHIHHSIH
- 申请人： 台灣積體電路製造股份有限公司 TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
- 申请人地址： 新竹市新竹科學工業園區力行六路8號
- 专利权人： 台灣積體電路製造股份有限公司 TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
- 当前专利权人： 台灣積體電路製造股份有限公司 TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
- 当前专利权人地址： 新竹市新竹科學工業園區力行六路8號
- 代理人： 蔡坤財
- 优先权： 美國 11/003,844 20041202
- 主分类号： H01L
- IPC分类号： H01L
摘要：
一種N型及P型金氧半導體元件對，具有選擇性的應力大小及態樣形成於分別的通道區域上和其製造方法。形成之方法包括先提供一基底；形成隔離區域以分隔包括N型金氧半導體元件區域及P型金氧半導體元件區域之主動區域；微影圖案化半導體基底以及在半導體基底上N型金氧半導體元件區域及P型金氧半導體元件區域分別以蝕刻形成預定深度的凹陷；以至少一半導體合金回填凹陷；以及在N型金氧半導體元件區域及P型金氧半導體元件區域分別形成閘極結構和側壁間隙壁。
摘要（中）：
一种N型及P型金属氧化物半导体组件对，具有选择性的应力大小及态样形成于分别的信道区域上和其制造方法。形成之方法包括先提供一基底；形成隔离区域以分隔包括N型金属氧化物半导体组件区域及P型金属氧化物半导体组件区域之主动区域；微影图案化半导体基底以及在半导体基底上N型金属氧化物半导体组件区域及P型金属氧化物半导体组件区域分别以蚀刻形成预定深度的凹陷；以至少一半导体合金回填凹陷；以及在N型金属氧化物半导体组件区域及P型金属氧化物半导体组件区域分别形成闸极结构和侧壁间隙壁。
摘要（英）：
An NMOS and PMOS device pair having a selected stress level and type exerted on a respective channel region and method for forming the same, the method including providing a silicon semiconductor substrate; forming isolation regions to separate active areas comprising a PMOS device region and an NMOS device region; lithographically patterning the semiconductor substrate and etching respective recessed areas including the respective NMOS and PMOS device regions into the silicon semiconductor substrate to a predetermined depth; backfilling the respective recessed areas with at least one silicon alloy semiconductor alloy; and, forming gate structures and offset spacers over the respective NMOS and PMOS device regions.