基本信息:
- 专利标题： 타이밍 발생기, 시험 장치 및 테스트 레이트의 제어 방법
- 专利标题（英）：Timing generator, test device, and test rate control method
- 专利标题（中）：时序发生器，测试装置和测试速率控制方法
- 申请号：KR1020117015600 申请日：2009-10-29
- 公开(公告)号：KR1020110102417A 公开(公告)日：2011-09-16
- 发明人： 와타나베,다이스케 , 오카야스,토시유키
- 申请人： 가부시키가이샤 어드밴티스트
- 申请人地址： *-**-*, ASAHI-CHO, NERIMA-KU, TOKYO ***, JAPAN
- 专利权人： 가부시키가이샤 어드밴티스트
- 当前专利权人： 가부시키가이샤 어드밴티스트
- 当前专利权人地址： *-**-*, ASAHI-CHO, NERIMA-KU, TOKYO ***, JAPAN
- 代理人： 허용록
- 优先权： US12/344,424 2008-12-26
- 国际申请： PCT/JP2009/005742 2009-10-29
- 国际公布： WO2010073458 2010-07-01
- 主分类号： H03K3/02
- IPC分类号： H03K3/02 ; G01R31/28 ; H03K5/13
RATE )에 근거하여 지연 설정 데이터(D
DS )를 생성한다. 가변 지연 회로(30)는, 테스트 패턴 데이터(D
PAT )를, 소정의 단위 지연량(τu)을 기준으로 하여, 지연 설정 데이터(D
DS )에 대응한 지연 시간(τ) 지연시킨다. 제 1 레이트 데이터(D
RATE1 )는 테스트 패턴 데이터의 주기(τ)를 단위 지연량(τu)의 정밀도로 지정한다. 제 2 레이트 데이터(D
RATE2 )는 테스트 패턴 데이터의 주기를 단위 지연량(τu)보다 높은 정밀도로 지정한다. 지연 설정 데이터 생성부(10)는, 제 1 레이트 데이터(D
RATE1 )에 대응한 제 1 값(X1)과 제 2 값(X2)을, 제 2 레이트 데이터(D
RATE2 )에 대응한 비율로 시분할적으로 출력한다.
Delay setting data generation unit 10 generates a delay setting data (D
DS) on the basis of the rate data
(RATE D). A variable delay circuit 30, the test pattern data to the (D
PAT), based on a predetermined unit delay amount (τu), and delay time delay (τ) corresponding to the delay setting data (D
DS). A first data rate (D
RATE1) specifies the period (τ) of the test pattern data with a precision of the unit delay amount (τu). A second data rate (D
RATE2) specifies the period of the test pattern data at a higher precision than the unit delay amount (τu). Delay setting data generation unit 10, first rate data time-sharing a first value (X1) and the second value (X2) corresponding to (D
RATE1) for, in a proportion corresponding to a second rate of data (D
RATE2) The output ever.
公开/授权文献:
- KR101254439B1 타이밍 발생기, 시험 장치 및 테스트 레이트의 제어 방법 公开/授权日：2013-04-12
信息查询:
EspacenetIPC结构图谱:
| H | 电学 |
| --H03 | 基本电子电路 |
| ----H03K | 脉冲技术 |
| ------H03K3/00 | 用于产生电脉冲的电路；单稳态，双稳态或多稳态电路 |
| --------H03K3/02 | .按电路类型或用于产生脉冲的其他方法为特征而区分的发生器 |