基本信息:
- 专利标题： ロジックコアブロック及びメモリ冗長を協調最適化することによって面積削減を実現する技術
- 专利标题（英）：Technique for realizing an area reduced by cooperatively optimize the logic core block and a memory redundancy
- 申请号：JP2016569417 申请日：2014-07-08
- 公开(公告)号：JP2017527867A 公开(公告)日：2017-09-21
- 发明人： ボウ−グハザレ、シルビオ、イー． , ゴッシュ、アブヒク , ゴエル、ニティ
- 申请人： インテル・コーポレーション
- 申请人地址： アメリカ合衆国 95054 カリフォルニア州・サンタクララ・ミッション カレッジ ブーレバード・2200
- 专利权人： インテル・コーポレーション
- 当前专利权人： インテル・コーポレーション
- 当前专利权人地址： アメリカ合衆国 95054 カリフォルニア州・サンタクララ・ミッション カレッジ ブーレバード・2200
- 代理人： 龍華国際特許業務法人
- 优先权： US2014045779 2014-07-08
- 国际申请： US2014045779 JP 2014-07-08
- 国际公布： WO2016007140 JP 2016-01-14
- 主分类号： G06F11/16
- IPC分类号： G06F11/16 ; G06F12/16 ; G11C29/00 ; H01L21/82 ; H01L21/8242 ; H01L21/8244 ; H01L27/10 ; H01L27/108 ; H01L27/11
Technology to realize the size reduction of the internal memory array is disclosed by determining the preliminary core layout. In one embodiment, the input parameters including a comprehensive process parameters combined with the design characteristics, calculating a plurality of yield values corresponding to a plurality of possible redundant form of the die. As a result the yield obtained is compared, which redundant form can determine whether suitable for maintaining a particular yield. One or more pre-core (redundant memory is not within) the die constructed using the results equivalent to the yield of the die having a conventional memory redundancy, or a yield of greater than it. In the case of some examples, memory redundancy is removed from the core. Another embodiment provides a semiconductor structure comprising an array of a plurality of redundant cores, each includes a configuration of a plurality of memory arrays and logic structures, at least one of the plurality of memory arrays of each redundant core line implemented in at least without one of the redundant and column redundancy.