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晶体管、电路基板以及显示装置
申请号	CN202410204219.7	申请日	2024-02-23	公开(公告)号	CN118738134A	公开(公告)日	2024-10-01
申请人	夏普显示科技株式会社;			发明人	竹内洋平; 川崎达也; 原健吾; 杉野雅史; 今井元; 大东彻;
摘要	一种晶体管、电路基板以及显示装置，在保证良好的成品率的同时抑制热载流子的产生。晶体管(T2)具备：第1 电极 (30)；第1 半导体部(31)，其包括半导体材料，至少一部分配置为与第1电极重叠；第1绝缘膜(34)，其介于第1电极和第1半导体部之间；第2电极(32)，其配置为与第1半导体部的一部分重叠，连接到第1半导体部；以及第3电极(33)，其位于与第2电极相同的层，配置为与第1半导体部的一部分重叠，连接到第1半导体部，第2电极被设为比第3电极低的电位，第3电极具有：第1部(33B)，其相对于第2电极空开间隔配置；以及第2部(33C)，其相对于第2电极空开间隔配置在与第1部侧相反的一侧。
权利要求	1.一种晶体管，其特征在于，具备：第1 电极；第1 半导体部，其包括半导体材料，至少一部分配置为与所述第1电极重叠；第1绝缘膜，其介于所述第1电极和所述第1半导体部之间；第2电极，其配置为与所述第1半导体部的一部分重叠，连接到所述第1半导体部；以及第3电极，其位于与所述第2电极相同的层，配置为与所述第1半导体部的一部分重叠，连接到所述第1半导体部，所述第2电极被设为比所述第3电极低的电位，所述第3电极具有：第1部，其相对于所述第2电极空开间隔配置；以及第2部，其相对于所述第2电极空开间隔配置在与所述第1部侧相反的一侧。 2.根据权利要求1所述的晶体管，其中，所述第3电极具有相对于所述第2部空开间隔配置在与所述第1部侧相反的一侧的第3部，所述第2电极具有：第4部，其被夹在所述第1部和所述第2部之间，相对于所述第1部和所述第2部分别空开间隔配置；以及第5部，其被夹在所述第2部和所述第3部之间，相对于所述第2部和所述第3部分别空开间隔配置。 3.根据权利要求1或权利要求2所述的晶体管，其中，具备第4电极和第5电极，所述第4电极和第5电极位于与所述第2电极和所述第3电极相同的层，配置为与所述第1半导体部的一部分重叠，连接到所述第1半导体部，所述第4电极被夹在所述第2电极和所述第1部之间，相对于所述第2电极和所述第1部分别空开间隔配置，所述第5电极被夹在所述第2电极和所述第2部之间，相对于所述第2电极和所述第2部分别空开间隔配置，所述第4电极和所述第5电极均被设为比所述第2电极高的电位，并被设为比所述第3电极低的电位。 4.根据权利要求1或权利要求2所述的晶体管，其中，具备：第6电极，其被设为与所述第1电极相同的电位；第2半导体部，其包括半导体材料，至少一部分配置为隔着所述第1绝缘膜与所述第6电极重叠；以及第7电极，其位于与所述第2电极和所述第3电极相同的层，配置为与所述第2半导体部的一部分重叠，连接到所述第2半导体部，所述第3电极具有第6部，所述第6部配置为与所述第2半导体部的一部分重叠，连接到所述第2半导体部，所述第7电极具有：第7部，其相对于所述第6部空开间隔配置；以及第8部，其相对于所述第6部空开间隔配置在与所述第7部侧相反的一侧。 5.根据权利要求1或权利要求2所述的晶体管，其中，所述第1电极位于所述第1绝缘膜的下层侧，所述第1半导体部位于所述第1绝缘膜的上层侧，所述第2电极和所述第3电极位于所述第1半导体部的上层侧。 6.根据权利要求1或权利要求2所述的晶体管，其中，所述第1半导体部位于所述第1绝缘膜的下层侧，所述第1电极位于所述第1绝缘膜的上层侧，具备配置在所述第1电极的上层侧且所述第2电极和所述第3电极的下层侧的第2绝缘膜，在所述第1绝缘膜和所述第2绝缘膜中的与所述第2电极和所述第1半导体部重叠的位置设置有第1接触孔，在所述第1绝缘膜和所述第2绝缘膜中的与所述第1部和所述第1半导体部重叠的位置设置有第2接触孔，在所述第1绝缘膜和所述第2绝缘膜中的与所述第2部和所述第1半导体部重叠的位置设置有第3接触孔。 7.一种电路基板，其特征在于，具备：权利要求1或权利要求2所述的晶体管；以及基板，其设置有所述晶体管。 8.根据权利要求7所述的电路基板，其中，具备：第1电位供应部，其对所述第1电极供应被设为所述晶体管的阈值电压以上的第1电位；第2电位供应部，其对所述第2电极供应比所述第1电位低的第2电位；以及第3电位供应部，其对所述第3电极供应比所述第2电位高的第3电位。 9.一种显示装置，其特征在于，具备：权利要求7所述的电路基板；以及相对基板，其与所述电路基板相对配置。
说明书全文	晶体管、电路基板以及显示装置技术领域 [0001] 本说明书所公开的技术涉及晶体管、电路基板以及显示装置。背景技术 [0002] 以往，作为液晶面板等所具备的晶体管的一个例子，已知下述专利文献1所记载的晶体管。专利文献1所记载的晶体管通过消除具有高导电率的第1配线层及第2配线层的端部与栅极电极层的重叠来缓和电场集中于第1电极层和第2电极层附近的现象而抑制热载流子的产生，而且，将比第1配线层和第2配线层的电阻高的第1电极层和第2电极层用作漏极电极层。 [0003] 现有技术文献 [0004] 专利文献 [0005] 专利文献1：特开2010-258423号公报发明内容 [0006] 发明要解决的问题 [0007] 在上述的专利文献1所记载的晶体管中，源极电极被设为第1配线层与第1电极层的层叠结构，漏极电极被设为第2配线层与第2电极层的层叠结构。因此，会在层叠于第1配线层和第2配线层的上层侧的半导体层产生台阶，由于台阶而易于产生膜断裂等不良。其结果是，担心成品率不佳等问题。 [0008] 本说明书所记载的技术是基于上述这样的情况而完成的，目的在于在保证良好的成品率的同时抑制热载流子的产生。 [0009] 用于解决问题的方案 [0010] (1)本说明书所记载的技术涉及的晶体管具备：第1电极；第1半导体部，其包括半导体材料，至少一部分配置为与所述第1电极重叠；第1绝缘膜，其介于所述第1电极和所述第1半导体部之间；第2电极，其配置为与所述第1半导体部的一部分重叠，连接到所述第1半导体部；以及第3电极，其位于与所述第2电极相同的层，配置为与所述第1半导体部的一部分重叠，连接到所述第1半导体部，所述第2电极被设为比所述第3电极低的电位，所述第3电极具有：第1部，其相对于所述第2电极空开间隔配置；以及第2部，其相对于所述第2电极空开间隔配置在与所述第1部侧相反的一侧。 [0011] (2)另外，上述晶体管在上述(1)的基础上也可以是，所述第3电极具有相对于所述第2部空开间隔配置在与所述第1部侧相反的一侧的第3部，所述第2电极具有：第4部，其被夹在所述第1部和所述第2部之间，相对于所述第1部和所述第2部分别空开间隔配置；以及第5部，其被夹在所述第2部和所述第3部之间，相对于所述第2部和所述第3部分别空开间隔配置。 [0012] (3)另外，上述晶体管在上述(1)或上述(2)的基础上也可以是，具备第4电极和第5电极，所述第4电极和第5电极位于与所述第2电极和所述第3电极相同的层，配置为与所述第1半导体部的一部分重叠，连接到所述第1半导体部，所述第4电极被夹在所述第2电极和所述第1部之间，相对于所述第2电极和所述第1部分别空开间隔配置，所述第5电极被夹在所述第2电极和所述第2部之间，相对于所述第2电极和所述第2部分别空开间隔配置，所述第4电极和所述第5电极均被设为比所述第2电极高的电位，并被设为比所述第3电极低的电位。 [0013] (4)另外，上述晶体管在上述(1)或上述(2)的基础上也可以是，具备：第6电极，其被设为与所述第1电极相同的电位；第2半导体部，其包括半导体材料，至少一部分配置为隔着所述第1绝缘膜与所述第6电极重叠；以及第7电极，其位于与所述第2电极和所述第3电极相同的层，配置为与所述第2半导体部的一部分重叠，连接到所述第2半导体部，所述第3电极具有第6部，所述第6部配置为与所述第2半导体部的一部分重叠，连接到所述第2半导体部，所述第7电极具有：第7部，其相对于所述第6部空开间隔配置；以及第8部，其相对于所述第6部空开间隔配置在与所述第7部侧相反的一侧。 [0014] (5)另外，上述晶体管在上述(1)至上述(4)中的任意一项的基础上也可以是，所述第1电极位于所述第1绝缘膜的下层侧，所述第1半导体部位于所述第1绝缘膜的上层侧，所述第2电极和所述第3电极位于所述第1半导体部的上层侧。 [0015] (6)另外，上述晶体管在上述(1)至上述(4)中的任意一项的基础上也可以是，所述第1半导体部位于所述第1绝缘膜的下层侧，所述第1电极位于所述第1绝缘膜的上层侧，具备配置在所述第1电极的上层侧且所述第2电极和所述第3电极的下层侧的第2绝缘膜，在所述第1绝缘膜和所述第2绝缘膜中的与所述第2电极和所述第1半导体部重叠的位置设置有第1接触孔，在所述第1绝缘膜和所述第2绝缘膜中的与所述第1部和所述第1半导体部重叠的位置设置有第2接触孔，在所述第1绝缘膜和所述第2绝缘膜中的与所述第2部和所述第1半导体部重叠的位置设置有第3接触孔。 [0016] (7)本说明书所记载的技术涉及的电路基板具备：上述(1)至上述(6)中的任意一项所述的晶体管；以及基板，其设置有所述晶体管。 [0017] (8)另外，上述电路基板在上述(7)的基础上也可以是，具备：第1电位供应部，其对所述第1电极供应被设为所述晶体管的阈值电压以上的第1电位；第2电位供应部，其对所述第2电极供应比所述第1电位低的第2电位；以及第3电位供应部，其对所述第3电极供应比所述第2电位高的第3电位。 [0018] (9)本说明书所记载的技术涉及的显示装置具备：上述(7)或上述(8)所述的电路基板；以及相对基板，其与所述电路基板相对配置。 [0019] 发明效果 [0020] 根据本说明书所记载的技术，能够在保证良好的成品率的同时抑制热载流子的产生。附图说明 [0021] 图1是实施方式1的液晶面板的俯视图。 [0022] 图2是示出实施方式1的液晶面板所具备的阵列基板的显示区域中的像素排布的电路图。 [0023] 图3是示出构成实施方式1的阵列基板所具备的栅极电路部的单位电路的电路构成的电路图。 [0024] 图4是示出实施方式1的栅极电路部与各配线的关系的框图。 [0025] 图5是实施方式1的单位电路的动作的时序图。 [0026] 图6是实施方式1的单位电路所具备的第2晶体管的俯视图。 [0027] 图7是实施方式1的阵列基板的图6的vii-vii线截面图。 [0028] 图8是实施方式2的单位电路所具备的第2晶体管的俯视图。 [0029] 图9是实施方式2的阵列基板的图8的ix-ix线截面图。 [0030] 图10是实施方式3的单位电路所具备的第2晶体管的俯视图。 [0031] 图11是实施方式3的阵列基板的图10的xi-xi线截面图。 [0032] 图12是实施方式4的单位电路所具备的第2晶体管的俯视图。 [0033] 图13是实施方式5的单位电路所具备的第2晶体管的俯视图。 [0034] 图14是实施方式5的阵列基板的图13的xiv-xiv线截面图。 [0035] 附图标记说明 [0036] 10…液晶面板(显示装置)；11…相对基板；12、412…阵列基板(电路基板)；12GS、412GS…玻璃基板(基板)；30、130、330、430…第1电极；31、131、231、331、431…第1半导体部；32、132、232、332、432…第2电极；33、133、233、333、433…第3电极；33B、133B、333B、433B…第1部；33C、133C、333C、433C…第2部；34…栅极绝缘膜(第1绝缘膜)；36…第4电极；37…第5电极；38…第6电极；39…第2半导体部；40…第7电极；40B…第7部；40C…第8部；43…栅极绝缘膜(第1绝缘膜)；44…第1层间绝缘膜(第2绝缘膜)；132B…第4部；132C…第5部；133D…第3部；333E…第6部；CH1…第1接触孔；CH2…第2接触孔；CH3…第3接触孔；IT1…第1端子(第3电位供应部)；IT2…第2端子(第1电位供应部)；IT3…第3端子(第2电位供应部)；T2、T102、T202、T302、T402…第2晶体管(晶体管)。具体实施方式 [0037] ＜实施方式1＞ [0038] 通过图1至图7说明实施方式1。在本实施方式中，例示液晶面板(显示装置)10。此外，在各附图的一部分示出了X轴、Y轴以及Z轴，各轴方向以成为各附图所示的方向的方式进行绘制。 [0039] 如图1所示，本实施方式的液晶面板10的平面形状在整体上被设为纵长的方形。该液晶面板10的短边方向与X轴方向一致，长边方向与Y轴方向一致，板厚方向与Z轴方向一致。液晶面板10能利用从背光源装置(照明装置)照射的照明光来显示图像。液晶面板10的屏幕的中央侧部分被设为显示图像的显示区域(像素区域)AA。液晶面板10的屏幕中的包围显示区域AA的边框状的外周侧部分被设为不显示图像的非显示区域(边框区域)NAA。此外，在图1中由单点划线包围的范围是显示区域AA。 [0040] 如图1所示，液晶面板10构成为在大致透明且具有优异的透光性的玻璃制的一对基板11、12之间夹持有包含作为光学特性伴随着施加电场而变化的物质的液晶分子的液晶层。一对基板11、12中的配置在表侧(正面侧)的基板是相对基板11，配置在里侧(背面侧)的基板是阵列基板(电路基板)12。相对基板11和阵列基板12均是在玻璃基板的内表面侧层叠形成各种膜而成。其中的阵列基板12的长边尺寸比相对基板11的长边尺寸大，阵列基板12的长边方向上的一个端部成为从相对基板11向侧方突出的突出部12A。突出部12A未被相对基板11覆盖而露出。突出部12A的整个区域为非显示区域NAA，安装有用于供应各种信号的驱动器13和柔性基板14。 [0041] 驱动器13包括在内部具有驱动电路的LSI芯片。驱动器13以COG(Chip On Glass：玻璃上芯片)方式安装于阵列基板12的突出部12A。驱动器13以与显示区域AA在Y轴方向的单侧相邻的方式配置，成为被夹在柔性基板14与显示区域AA之间的配置。驱动器13的平面形状被设为横长的方形。驱动器13处理由柔性基板14传送来的各种信号。柔性基板14被设为在具有绝缘性和挠性的基材上形成有多个配线图案的构成。柔性基板14的一端侧连接到阵列基板12，另一端侧连接到外部的控制基板(信号供应源)。从控制基板供应的各种信号经由柔性基板14被传送到液晶面板10。 [0042] 如图1所示，在阵列基板12的非显示区域NAA，以在X轴方向上从两侧夹着显示区域AA的形式设置有一对栅极电路部(GDM(Gate Driver Monolithic：栅极驱动器单片)电路部)15。栅极电路部15设置于沿着Y轴方向延伸的带状的范围。栅极电路部15用于对后述的栅极配线16供应扫描信号，单片地设置于阵列基板12。栅极电路部15具有按规定的定时输出扫描信号的移位寄存电路或用于放大扫描信号的缓冲电路等。关于栅极电路部15的具体的电路构成等，将在后面详细说明。 [0043] 使用图2来说明阵列基板12的显示区域AA中的像素排布的概要。如图2所示，在阵列基板12的显示区域AA的内表面侧配置有呈格子状的多个栅极配线(扫描配线)16和多个源极配线(信号配线、数据配线)17。栅极配线16以横贯显示区域AA的形式沿着X轴方向延伸。栅极配线16在Y轴方向上空开间隔排列配置有多个。从上述的栅极电路部15输出的扫描信号从图2的上级侧按顺序供应到多个栅极配线16。源极配线17以横贯显示区域AA的形式沿着Y轴方向延伸，与栅极配线16交叉。源极配线17在X轴方向上空开间隔配置有多个。从上述的驱动器13输出的图像信号供应到源极配线17。 [0044] 如图2所示，在栅极配线16与源极配线17的交叉部位附近设置有像素晶体管18和像素电极19。像素晶体管18和像素电极19沿着X轴方向和Y轴方向规则地排列各多个而以矩阵状(行列状)进行了平面配置。像素电极19包括透明电极材料。像素晶体管18连接着栅极配线16、源极配线17以及像素电极19。像素晶体管18具有：栅极电极18A，其与栅极配线16连接；源极电极18B，其与源极配线17连接；漏极电极18C，其连接像素电极19；以及半导体部18D，其连接到源极电极18B和漏极电极18C。半导体部18D包括半导体材料，配置为与栅极电极18A重叠。像素晶体管18当基于从栅极配线16供应到栅极电极18A的扫描信号而被驱动时，将像素电极19充电至基于从源极配线17供应到源极电极18B的图像信号的电位。相对于此，在相对基板11的显示区域AA的内表面侧设置有呈现R(红色)、G(绿色)、B(蓝色)等的彩色滤光片、将相邻的彩色滤光片之间分隔开的遮光部(黑矩阵)等。彩色滤光片配置为与像素电极19相对，并与相对的像素电极19一起构成作为显示单位的像素。另外，在相对基板11和阵列基板12中的任意一者，设置有包括与像素电极19同样的透明电极材料并与像素电极19空开间隔重叠配置的共用电极。在液晶面板10中，基于在该共用电极与各像素电极19之间产生的电位差对液晶层施加规定的电场，由此能使各像素进行规定的灰度级显示。 [0045] 接着，使用图3至图5详细地说明栅极电路部15。栅极电路部15是所谓的移位寄存电路，包含多个图3所示的单位电路20。以下，使用图3来说明单位电路20的电路构成。单位电路20具备3个晶体管T1～T3、1个电容器C1以及5个端子IT1～IT5。此外，以下将连接晶体管T1～T3和电容器C1之间的连接配线称为内部节点nodeA。第1端子(第3电位供应部)IT1被输入置位信号Set或栅极起始脉冲信号GSP。第2端子(第1电位供应部)IT2被输入复位信号Reset。第3端子(第2电位供应部)IT3被输入电源电压信号VSS。第4端子IT4被输入时钟信号CLK(后述的时钟信号CLK1、CLK2、CLK1B、CLK2B中的任意一者)。第5端子IT5被输入第n级的扫描信号GL(n)。在此所说的“n”是1以上的整数(自然数)。第1晶体管T1的栅极电极和源极电极连接到第1端子IT1，漏极电极连接到内部节点nodeA。第2晶体管(晶体管)T2的栅极电极连接到第2端子IT2，源极电极连接到内部节点nodeA(第1晶体管T1的漏极电极)，漏极电极连接到第3端子IT3。第3晶体管T3的栅极电极连接到内部节点nodeA(第1晶体管T1的漏极电极和第2晶体管T2的源极电极)，源极电极连接到第4端子IT4，漏极电极连接到第5端子IT5。电容器C1的一个电极连接到内部节点nodeA，另一个电极连接到第5端子IT5。 [0046] 使用图4来说明栅极电路部15与各配线21～29的关系。如图4所示，栅极电路部15连接着栅极起始脉冲信号配线21、多个(在本实施方式中为4个)时钟信号配线22～25、电源电压信号配线26、置位信号配线27、复位信号配线28以及栅极连接配线29。栅极起始脉冲信号配线21对构成栅极电路部15的第1级和第2级的单位电路20供应栅极起始脉冲信号GSP，连接到第1级和第2级的单位电路20所具备的第1端子IT1。 [0047] 如图4所示，4个时钟信号配线22～25选择性地连接到构成栅极电路部15的多个单位电路20，分别传送定时不同的4个时钟信号CLK1、CLK2、CLK1B、CLK2B。详细地说，时钟信号配线22～25所包含的第1时钟信号配线22在将“n”设为1以上的整数时，连接到第(4n-3)级的单位电路20所具备的第4端子IT4，对该第4端子IT4供应时钟信号CLK1。时钟信号配线22～25所包含的第2时钟信号配线23在将“n”设为1以上的整数时，连接到第(4n-2)级的单位电路20所具备的第4端子IT4，对该第4端子IT4供应时钟信号CLK2。时钟信号配线22～25所包含的第3时钟信号配线24在将“n”设为1以上的整数时，连接到第(4n-1)级的单位电路20所具备的第4端子IT4，对该第4端子IT4供应时钟信号CLK1B。时钟信号配线22～25所包含的第4时钟信号配线25在将“n”设为1以上的整数时，连接到第(4n)级的单位电路20所具备的第4端子IT4，对该第4端子IT4供应时钟信号CLK2B。 [0048] 如图4所示，电源电压信号配线26连接到构成栅极电路部15的全部单位电路20所具备的各第3端子IT3，对各第3端子IT3供应随时间的推移被保持为恒定的低电平的电位的电源电压信号VSS。置位信号配线27连接到单位电路20所具备的第5端子IT5和后级侧的单位电路20所具备的第1端子IT1，并传送置位信号Set。具体地说，置位信号配线27连接到将“n”设为3以上的整数时的第n级的单位电路20所具备的第1端子IT1和将“n”设为3以上的整数时的第(n-2)级的单位电路20所具备的第5端子IT5。复位信号配线28连接到单位电路20所具备的第5端子IT5和前级侧的单位电路20所具备的第2端子IT2，并传送复位信号Reset。具体地说，复位信号配线28连接到将“n”设为4以上的整数时的第n级的单位电路20所具备的第5端子IT5和将“n”设为4以上的整数时的第(n-3)级的单位电路20所具备的第2端子IT2。栅极连接配线29连接到单位电路20所具备的第5端子IT5和配置在显示区域AA的栅极配线16。通过栅极连接配线29，能够将从单位电路20输出的扫描信号GL向栅极配线16传送。详细地说，栅极连接配线29与单位电路20一起配置在非显示区域NAA，并配置有与单位电路20相同的数量，栅极连接配线29的一个端部连接到栅极配线16，另一个端部连接到单位电路20所具备的第5端子IT5。 [0049] 如图3和图4所示，构成栅极电路部15的多个单位电路20在向成为连接对象的栅极配线16输出扫描信号GL(n)时对后级侧的单位电路20输出置位信号Set，并且对前级侧的单位电路20输出复位信号Reset。具体地说，首先，第1级和第2级的单位电路20当从外部被输入栅极起始脉冲信号GSP并且依次被输入时钟信号CLK1、CLK2时，对作为连接对象的第1个和第2级栅极配线16依次供应扫描信号GL1、GL2。此时，第1级和第2级的单位电路20对第3级和第4级的单位电路20依次输出置位信号Set。第3级和第4级的单位电路20当从第1级和第2级的单位电路20依次被输入置位信号Set并且依次被输入时钟信号CLK1B、CLK2B时，对第3个和第4级栅极配线16依次供应扫描信号GL3、GL4。此时，第3级的单位电路20对第5级的单位电路20输出置位信号Set，而第4级的单位电路20对第6级的单位电路20输出置位信号Set并且对第1级的单位电路20输出复位信号Reset。第5级和第6级的单位电路20当从第3级和第4级的单位电路20依次被输入置位信号Set并且依次被输入时钟信号CLK1、CLK2时，对第5个和第6级栅极配线16依次供应扫描信号GL5、GL6。此时，第5级的单位电路20对第7级的单位电路20输出置位信号Set并且对第2级的单位电路20输出复位信号Reset。相对于此，第6级的单位电路20对第8级的单位电路20输出置位信号Set，并且对第3级的单位电路20输出复位信号Reset。关于第4级以后的单位电路20进行概括的话，在将“n”设为4以上的整数时，第n级的单位电路20当基于从第(n-2)级的单位电路20输入的置位信号Set对第n级的栅极配线16供应扫描信号GL(n)时，对第(n+2)级的单位电路20输出置位信号Set，并且对第(n-3)级的单位电路20输出复位信号Reset。通过以上这样，构成栅极电路部15的多个单位电路20能够对被设为连接对象的栅极配线16从上级侧起依次供应扫描信号GL(n)。 [0050] 接下来，使用图5来说明单位电路20的动作。在图5中示出了单位电路20的动作的时序图。在说明单位电路20的动作之前，说明图5所示的各信号和电位。在图5中，从上起按顺序示出了栅极起始脉冲信号GSP、时钟信号CLK1、CLK2、CLK1B、CLK2B、电源电压信号VSS、第1级到第6级的扫描信号GL1～GL6、第3级的扫描信号GL3所涉及的内部节点nodeA的电位。在本实施方式中，如图5所示，电源电压信号VSS始终被保持为恒定的低电平的电位(第3电位)。栅极起始脉冲信号GSP和时钟信号CLK1、CLK2、CLK1B、CLK2B均为矩形波，以恒定的周期交替地重复低电平的电位与高电平的电位。时钟信号CLK1与时钟信号CLK1B被设为低电平的电位和高电平的电位始终相反的关系。同样地，时钟信号CLK2与时钟信号CLK2B被设为低电平的电位和高电平的电位始终相反的关系。另外，时钟信号CLK1、CLK2、CLK1B、CLK2B的高电平的电位被设为足以使各晶体管T1～T3或像素晶体管18成为导通(ON)状态的值(阈值电压以上的值)。 [0051] 以第1级到第4级为代表具体地说明单位电路20的动作。如图5所示，在时间点TI1，在第1级和第2级的各单位电路20中，各第1晶体管T1的栅极电极和源极电极被供应栅极起始脉冲信号GSP。于是，在第1级和第2级的各单位电路20中，各第1晶体管T1被设为导通状态，输入到其源极电极的栅极起始脉冲信号GSP的高电平的电位(第3电位)被供应到漏极电极。由此，在第1级和第2级的各单位电路20中，电容器C1被充电，内部节点nodeA被保持为高电平的电位，并且各第3晶体管T3被设为导通状态。接下来，在时间点TI2，时钟信号CLK1被设为高电平的电位。于是，在第1级的单位电路20中，从被设为导通状态的第3晶体管T3的源极电极向漏极电极供应时钟信号CLK1的高电平的电位，因此，第5端子IT5的电位上升。此时，在第1级的单位电路20中，由于在内部节点nodeA与第5端子IT5之间设置有电容器C1，因此，伴随着第5端子IT5的电位上升，内部节点nodeA的电位也上升。也就是说，内部节点nodeA被上推(自举)。由此，在第1级的单位电路20中，第3晶体管T3的栅极电极成为更高的电位，因此，第5端子IT5的电位达到时钟信号CLK1的高电平的电位。由此，第1级栅极配线16被供应高电平的扫描信号GL1。此时，输出到第1级的单位电路20所具备的第5端子IT5的扫描信号GL1作为置位信号Set被供应到第3级的单位电路20所具备的第1端子IT1。该置位信号Set的电位是高电平的电位(第3电位)。于是，在第3级的单位电路20中，由于第1晶体管T1的栅极电极和源极电极被供应置位信号Set，从而电容器C1被充电，内部节点nodeA被保持为高电平的电位，并且第3晶体管T3被设为导通状态。 [0052] 接着，在时间点TI3，时钟信号CLK2被设为高电平的电位。于是，在第2级的单位电路20中，从被设为导通状态的第3晶体管T3的源极电极向漏极电极供应时钟信号CLK2的高电平的电位，因此，第5端子IT5的电位上升。此时，在第2级的单位电路20中，内部节点nodeA被上推，因此，第5端子IT5的电位达到时钟信号CLK2的高电平的电位。由此，第2级的栅极配线16被供应高电平的扫描信号GL2。此时，输出到第2级的单位电路20所具备的第5端子IT5的扫描信号GL2作为置位信号Set被供应到第4级的单位电路20所具备的第1端子IT1。 [0053] 接下来，在时间点TI4，时钟信号CLK1B被设为高电平的电位。于是，在第3级的单位电路20中，从被设为导通状态的第3晶体管T3的源极电极向漏极电极供应时钟信号CLK1B的高电平的电位，因此，第5端子IT5的电位上升。此时，在第3级的单位电路20中，内部节点nodeA被上推，因此，第5端子IT5的电位达到时钟信号CLK1B的高电平的电位。由此，第3级的栅极配线16被供应高电平的扫描信号GL3。此时，输出到第3级的单位电路20所具备的第5端子IT5的扫描信号GL3作为置位信号Set被供应到第5级的单位电路20所具备的第1端子IT1。另一方面，在时间点TI4，时钟信号CLK1被设为低电平的电位。于是，在第1级的单位电路20中，内部节点nodeA被下推，从而第5端子IT5成为低电平的电位。 [0054] 接下来，在时间点TI5，时钟信号CLK2B被设为高电平的电位。于是，在第4级的单位电路20中，从被设为导通状态的第3晶体管T3的源极电极向漏极电极供应时钟信号CLK2B的高电平的电位，因此，第5端子IT5的电位上升。此时，在第4级的单位电路20中，内部节点nodeA被上推，因此，第5端子IT5的电位达到时钟信号CLK2B的高电平的电位。由此，第4级的栅极配线16被供应高电平的扫描信号GL4。此时，输出到第4级(第n级)的单位电路20所具备的第5端子IT5的扫描信号GL4作为置位信号Set被供应到第6级(第(n+2)级)的单位电路20所具备的第1端子IT1，并且作为复位信号Reset被供应到第1级(第(n-3)级)的单位电路20所具备的第2端子IT2。该复位信号Reset是高电平的电位(第1电位)。于是，在第1级的单位电路20中，第2晶体管T2的源极电极与漏极电极通电，从而内部节点nodeA成为电源电压信号VSS的低电平的电位(第2电位)。由此，第1级的单位电路20所具备的第3晶体管T3成为截止(OFF)状态，第5端子IT5和内部节点nodeA均成为低电平的电位。另一方面，在时间点TI5，时钟信号CLK2被设为低电平的电位。于是，在第2级的单位电路20中，内部节点nodeA被下推，从而第5端子IT5成为低电平的电位。如以上这样，从多个单位电路20并从上级侧起依次输出扫描信号GL。 [0055] 如图3所示，如上述那样动作的单位电路20所包含的第2晶体管T2对漏极电极供应的是始终为恒定的低电平的电位的电源电压信号VSS。因此，伴随着第2晶体管T2被驱动而在源极电极与漏极电极之间移动的电子的移动方向被固定为从漏极电极去往源极电极的方向。这样，由于电子的移动方向被固定，因此由于漏极电极与源极电极之间的电位差，易于产生热载流子。当产生了热载流子时，有可能产生第2晶体管T2的电特性发生变化等问题。特别是，当谋求液晶面板10的大型化或液晶面板10的驱动涉及的各信号的高频化时，驱动涉及的各信号的高电平有被设定成比以往高的趋势。在本实施方式中也是，当栅极起始脉冲信号GSP和置位信号Set的高电平被设定得高时，在第2晶体管T2所具备的源极电极与漏极电极之间产生的电位差变大。因此，担心更易于产生上述的热载流子。 [0056] 为了解决上述这样的问题，在本实施方式中，将第2晶体管T2设为以下这样的构成。使用图6和图7来说明第2晶体管T2的详细构成。在图6中，图示出第2晶体管T2的平面构成。在图7中，图示出第2晶体管T2的截面构成。如图6所示，第2晶体管T2具有：作为栅极电极的第1电极30、包括半导体材料的第1半导体部31、作为漏极电极的第2电极32、以及作为源极电极的第3电极33。第1电极30的平面形状为方形。第1电极30连接到第2端子IT2(参照图3)。第1半导体部31的平面形状为方形，其俯视时的大小比第1电极30小一圈。第1半导体部31的整个区域在俯视时与第1电极30的一部分(中央侧部分)重叠配置。第2电极32在俯视时为沿着图6所示的X轴方向延伸的规定宽度的带状。第2电极32的一部分配置为与第1电极30和第1半导体部31重叠，余下的部分朝向图6的右侧引出并连接到第3端子IT3(参照图3)。第3电极33在俯视时为两股状的分支结构。第3电极33的一部分配置为与第1电极30和第1半导体部31重叠，余下的部分朝向图6的左侧引出并连接到内部节点nodeA(第1晶体管T1的漏极电极)(参照图3)。关于第3电极33的详细构成将后述。 [0057] 如图7所示，在阵列基板12的玻璃基板(基板)12GS，从下层侧起按顺序至少层叠形成有：第1金属膜(第1导电膜)，其构成第1电极30；栅极绝缘膜(第1绝缘膜)34；半导体膜，其构成第1半导体部31；第2金属膜(第2导电膜)，其构成第2电极32和第3电极33；以及第1层间绝缘膜(第2绝缘膜)35。第一金属膜和第二金属膜分别被设为包括从铜、钛、铝、钼、钨等之中选择的一种金属材料的单层膜或包括不同种类的金属材料的层叠膜或合金，从而具有导电性和遮光性。半导体膜包括氧化物半导体或非晶硅等半导体材料。栅极绝缘膜34和第1层间绝缘膜35分别包括氮化硅(SiNx)、氧化硅(SiO2)等无机材料。 [0058] 如图7所示，包括第1金属膜的第1电极30相对于包括半导体膜的第1半导体部31隔着栅极绝缘膜34位于下层侧。也就是说，本实施方式的第2晶体管T2为底栅型。另外，包括第2金属膜的第2电极32和第3电极33被第1层间绝缘膜35覆盖。当成为第2晶体管T2的阈值电压以上的电压(复位信号Reset)被供应到第1电极30时，在第1半导体部31会产生允许电子的移动的沟道区域。包括第2金属膜的第2电极32和第3电极33直接层叠在包括半导体膜的第1半导体部31上，分别连接到第1半导体部31的各一部分。因而，当伴随着第2晶体管T2被驱动而在第1半导体部31产生了沟道区域时，电子会经由沟道区域从第2电极32向第3电极33移动。 [0059] 并且，如图6所示，本实施方式的第2晶体管T2所具备的第3电极33具有主干部33A和从主干部33A分支的第1部33B及第2部33C。主干部33A被设为与第1电极30和第1半导体部31不重叠的配置。第1部33B和第2部33C均配置为与第1电极30和第1半导体部31重叠，沿着第2电极32的延伸方向(X轴方向)延伸。第1部33B配置在相对于第2电极32在Y轴方向上空开间隔的位置。第1部33B是与第2电极32并行地延伸的，因此，第1部33B和第2电极32之间的间隔大致恒定。第2部33C相对于第2电极32在Y轴方向上空开间隔配置在与第1部33B侧(图6的上侧)相反的一侧(图6的下侧)。第2部33C是与第2电极32并行地延伸的，因此，第2部33C和第2电极32之间的间隔大致恒定。第2部33C和第2电极32之间的间隔被设为与第1部33B和第2电极32之间的间隔大致相同。 [0060] 根据这样的构成，在第1电极30被施加高电平的电位(第1电位)、第2晶体管T2被驱动的定时，第3电极33被设为高电平的电位(第3电位)，而第2电极32被设为低电平的电位(第2电位)。因而，电子从被设为比第3电极33低的电位的第2电极32经由第1半导体部31的沟道区域向第3电极33移动。在此，如图6和图7所示，第3电极33具有被设为在相对于第2电极32分别空开间隔的位置处夹着第2电极32的配置的第1部33B和第2部33C，因此，电子的移动路径被分散成：从第2电极32去往第3电极33的第1部33B的路径、以及从第2电极32去往第3电极33的第2部33C的路径。由此，得以避免电子的集中，因此即使在如本实施方式这样第2电极32与第3电极33的电位差大且电场强度高的情况下，也得以抑制热载流子的产生，不易发生向栅极绝缘膜34或第1电极30的热载流子注入。由于不易发生热载流子注入，从而第2晶体管的电特性不易变化，栅极电路部15的动作不易产生缺陷。另外，第2电极32和第3电极33不是如以往那样诸如会产生台阶的层叠结构，因此得以保证良好的成品率。 [0061] 如以上说明的那样，本实施方式的第2晶体管(晶体管)T2具备：第1电极30；第1半导体部31，其包括半导体材料，至少一部分配置为与第1电极30重叠；栅极绝缘膜(第1绝缘膜)34，其介于第1电极30和第1半导体部31之间；第2电极32，其配置为与第1半导体部31的一部分重叠，连接到第1半导体部31；以及第3电极33，其位于与第2电极32相同的层，配置为与第1半导体部31的一部分重叠，连接到第1半导体部31，第2电极32被设为比第3电极33低的电位，第3电极33具有：第1部33B，其相对于第2电极32空开间隔配置；以及第2部33C，其相对于第2电极32空开间隔配置在与第1部33B侧相反的一侧。 [0062] 当该第2晶体管T2的阈值电压以上的电压被施加到第1电极30时，在第1半导体部31会产生沟道区域。伴随于此，电子从被设为比第3电极33低的电位的第2电极32经由沟道区域向第3电极33移动。第3电极33具有被设为在相对于第2电极32分别空开间隔的位置处夹着第2电极32的配置的第1部33B和第2部33C，因此，电子的移动路径被分散成：从第2电极32去往第3电极33的第1部33B的路径、以及从第2电极32去往第3电极33的第2部33C的路径。由此，得以避免电子的集中，所以在第2电极32与第3电极33的电位差变大等而电场强度高的情况下，也得以抑制热载流子的产生，不易发生向栅极绝缘膜34或第1电极30的热载流子注入。由于第2电极32和第3电极33不是如以往那样诸如会产生台阶的层叠结构，因此得以保证良好的成品率。 [0063] 另外，第1电极30位于栅极绝缘膜34的下层侧，第1半导体部31位于栅极绝缘膜34的上层侧，第2电极32和第3电极33位于第1半导体部31的上层侧。当位于栅极绝缘膜34的下层侧的第1电极30被施加电压时，在位于栅极绝缘膜34的上层侧的第1半导体部31会产生沟道区域。伴随于此，电子在位于第1半导体部31的上层侧的第2电极32与第3电极33之间移动。 [0064] 另外，本实施方式的阵列基板(电路基板)12具备上述记载的第2晶体管T2和设置有第2晶体管T2的玻璃基板(基板)12GS。根据这样的阵列基板12，保证了良好的成品率，抑制了热载流子的产生，因此能得到高可靠性。 [0065] 另外，具备：第2端子(第1电位供应部)IT2，其对第1电极30供应被设为第2晶体管T2的阈值电压以上的第1电位；第3端子(第2电位供应部)IT3，其对第2电极32供应比第1电位低的第2电位；以及第1端子(第3电位供应部)IT1，其对第3电极33供应比第2电位高的第3电位。当由第2端子IT2对第1电极30施加被设为第2晶体管T2的阈值电压以上的第1电位时，在第1半导体部31会产生沟道区域。由于第2电极32被第3端子IT3供应比第1电位低的第2电位，并且第3电极33被第1端子IT1供应比第2电位高的第3电位，因此当产生了沟道区域时，电子始终从第2电极32朝向第3电极33移动。第3电极33具有被设为夹着第2电极32的配置的第1部33B和第2部33C，因此能够使电子的移动路径分散，由此，得以抑制热载流子的产生。 [0066] 另外，本实施方式的液晶面板(显示装置)10具备：上述记载的阵列基板12；以及相对基板11，其与阵列基板12相对配置。根据这样的液晶面板10，在阵列基板12中得到了高可靠性，因此关于液晶面板10也能得到高可靠性。 [0067] ＜实施方式2＞ [0068] 通过图8或图9来说明实施方式2。在该实施方式2中，示出变更了第2电极132和第3电极133的构成的情况。此外，关于与上述的实施方式1同样的结构、作用以及效果，省略重复的说明。 [0069] 如图8和图9所示，本实施方式的第2晶体管T102所具备的第3电极133在俯视时为三股状的分支结构。第3电极133除了具有主干部133A、第1部133B以及第2部133C之外，还具有第3部133D。第3部133D配置为与第1电极130和第1半导体部131重叠，沿着第1部133B和第2部133C的延伸方向(X轴方向)延伸。第3部133D相对于第2部133C在Y轴方向上空开间隔配置在与第1部133B侧(图8的上侧)相反的一侧(图8的下侧)。第3部133D是与第1部133B和第2部133C并行地延伸的，因此，第3部133D和第1部133B之间的间隔大致恒定。 [0070] 相对于此，如图8和图9所示，第2电极132在俯视时为两股状的分支结构。详细地说，第2电极132具有主干部132A和从主干部132A分支的第4部132B及第5部132C。主干部132A被设为与第1电极130和第1半导体部131不重叠的配置。第4部132B和第5部132C均配置为与第1电极130和第1半导体部131重叠，沿着第1部133B、第2部133C以及第3部133D的延伸方向(X轴方向)延伸。第4部132B被夹在第1部133B和第2部133C之间，相对于第1部133B和第2部133C在Y轴方向上分别空开间隔配置。第4部132B是与第1部133B和第2部133C并行地延伸的，因此，第4部132B和第1部133B之间的间隔、以及第4部132B和第2部133C之间的间隔均大致恒定。第4部132B和第1部133B之间的间隔被设为与第4部132B和第2部133C之间的间隔大致相同。第5部132C被夹在第2部133C和第3部133D之间，相对于第2部133C和第3部133D在Y轴方向上分别空开间隔配置。第5部132C是与第2部133C和第3部133D并行地延伸的，因此，第5部132C和第2部133C之间的间隔、以及第5部132C和第3部133D之间的间隔均大致恒定。第5部132C和第2部133C之间的间隔被设为与第5部132C和第3部133D之间的间隔大致相同。 [0071] 根据这种构成，经由伴随着第2晶体管T102被驱动而在第1半导体部131产生的沟道区域从第2电极132去往第3电极133的电子的移动路径如下所示。即，电子的移动路径被分散成：从第2电极132的第4部132B去往第3电极133的第1部133B的路径、从第2电极132的第4部132B去往第3电极133的第2部133C的路径、从第2电极132的第5部132C去往第3电极133的第2部133C的路径、以及从第2电极132的第5部132C去往第3电极133的第3部133D的路径。根据本实施方式，与上述的实施方式1相比，电子的移动路径变多，因此，更不易产生热载流子。 [0072] 如以上说明的那样，根据本实施方式，第3电极133具有相对于第2部133C空开间隔配置在与第1部133B侧相反的一侧的第3部133D，第2电极132具有：第4部132B，其被夹在第1部133B和第2部133C之间，相对于第1部133B和第2部133C分别空开间隔配置；以及第5部132C，其被夹在第2部133C和第3部133D之间，相对于第2部133C和第3部133D分别空开间隔配置。这样，电子的移动路径被分散成：从第2电极132的第4部132B去往第3电极133的第1部133B的路径、从第2电极132的第4部132B去往第3电极133的第2部133C的路径、从第2电极132的第5部132C去往第3电极133的第2部133C的路径、以及从第2电极132的第5部132C去往第3电极133的第3部133D的路径。由此，更不易产生热载流子。 [0073] ＜实施方式3＞ [0074] 通过图10或图11来说明实施方式3。在该实施方式3中，示出从上述的实施方式1变更了第2晶体管T202的构成的情况。此外，关于与上述的实施方式1同样的结构、作用以及效果，省略重复的说明。 [0075] 如图10所示，本实施方式的第2晶体管T202具备第4电极36和第5电极37。第4电极36和第5电极37在俯视时均为沿着X轴方向延伸的规定宽度的带状。第4电极36和第5电极37均配置为在整个区域内与第1电极230和第1半导体部231重叠。第4电极36相对于第2电极232在Y轴方向上配置在第3电极233的第1部233B侧。第4电极36被夹在第2电极232和第3电极233的第1部233B之间，相对于第2电极232和第3电极233的第1部233B分别空开间隔配置。第4电极36是与第2电极232和第1部233B并行地延伸的，因此，第4电极36和第2电极232之间的间隔、以及第4电极36和第1部233B之间的间隔均大致恒定。第4电极36和第2电极232之间的间隔被设为与第4电极36和第1部233B之间的间隔大致相同。第5电极37相对于第2电极232在Y轴方向上配置在第3电极233的第2部233C侧。第5电极37被夹在第2电极232和第3电极233的第2部233C之间，相对于第2电极232和第3电极233的第2部233C分别空开间隔配置。第5电极37是与第2电极232和第2部233C并行地延伸的，因此，第5电极37和第2电极232之间的间隔、以及第5电极37和第2部233C之间的间隔均大致恒定。第5电极37和第2电极232之间的间隔被设为与第5电极37和第2部233C之间的间隔大致相同。第5电极37和第2电极232之间的间隔与第5电极37和第2部233C之间的间隔大致相同。 [0076] 如图11所示，第4电极36和第5电极37包括第2金属膜中的与第2电极232和第3电极233不同的部分。也就是说，第4电极36和第5电极37位于与第2电极232和第3电极233相同的层。第4电极36和第5电极37直接层叠在包括半导体膜的第1半导体部231上，分别连接到第1半导体部231的各一部分。如图10和图11所示，被设为这种构成的第4电极36和第5电极37均设为不与第1半导体部231以外的电极、端子、配线等连接。也就是说，第4电极36和第5电极37可以说均是电孤立的浮动节点。因而，第4电极36和第5电极37均在第2晶体管T202被驱动的定时，被设为比设为低电平的电位的第2电极232高的电位，并被设为比设为高电平的电位的第3电极233低的电位。也就是说，第4电极36和第5电极37被设为第2电极232的电位与第3电极233的电位的中间的电位。 [0077] 根据这种构成，经由伴随着第2晶体管T202被驱动而在第1半导体部231产生的沟道区域从第2电极232去往第3电极233的电子的移动路径如下所示。即，电子的移动路径被分散成：从第2电极232经由第4电极36去往第3电极233的第1部233B的路径、以及从第2电极232经由第5电极37去往第3电极233的第2部233C的路径。根据本实施方式，对电子的移动路径追加了第4电极36和第5电极37，因此更不易产生热载流子。 [0078] 如以上说明的那样，根据本实施方式，具备第4电极36和第5电极37，第4电极36和第5电极37位于与第2电极232和第3电极233相同的层，配置为与第1半导体部231的一部分重叠，连接到第1半导体部231，第4电极36被夹在第2电极232和第1部233B之间，相对于第2电极232和第1部233B分别空开间隔配置，第5电极37被夹在第2电极232和第2部233C之间，相对于第2电极232和第2部233C分别空开间隔配置，第4电极36和第5电极37均被设为比第2电极232高的电位，并被设为比第3电极233低的电位。当在第1半导体部231产生了沟道区域时，电子会从第2电极232经由第4电极36向第3电极233的第1部233B移动，并且从第2电极232经由第5电极37向第3电极233的第2部233C移动。由于对电子的移动路径追加了第4电极36和第5电极37，因此更不易产生热载流子。 [0079] ＜实施方式4＞ [0080] 通过图12来说明实施方式4。在该实施方式4中，示出从上述的实施方式1变更了第2晶体管T302的构成的情况。此外，关于与上述的实施方式1同样的结构、作用以及效果，省略重复的说明。 [0081] 如图12所示，本实施方式的第2晶体管T302具备第6电极38、第2半导体部39以及第7电极40。第6电极38的平面形状为方形，其配置在相对于第1电极330在X轴方向上向图12的左侧空开间隔的位置。第6电极38包括第1金属膜，通过包括第1金属膜的连接部41连接到第1电极330。因而，第6电极38被设为与第1电极330相同的电位。第2半导体部39在相对于第1半导体部331在X轴方向上向图12的左侧(第7电极40侧)空开间隔的位置处配置为与第6电极38在俯视时重叠。第2半导体部39的平面形状为方形，其俯视时的大小比第6电极38小一圈。第2半导体部39包括半导体膜，其整个区域在俯视时与第6电极38的一部分(中央侧部分)重叠配置。第3电极333具有与第1部333B和第2部333C相连的第6部333E。第6部333E从第1部333B和第2部333C中的与第1半导体部331侧相反的一侧的各端部朝向图12所示的左侧(第2半导体部39侧)沿着X轴方向伸出，其伸出端部配置为与第2半导体部39的一部分重叠。第6部333E连接到第2半导体部39。 [0082] 第7电极40在俯视时为两股状的分支结构。第7电极40的一部分配置为与第6电极38和第2半导体部39重叠，余下的部分朝向图12的左侧引出并连接到内部节点nodeA(参照图3)。因而，在第2晶体管T302被驱动的定时，第7电极40被设为与内部节点nodeA相同的高电平的电位。详细地说，第7电极40具有主干部40A和从主干部40A分支的第7部40B及第8部40C。主干部40A被设为与第6电极38和第2半导体部39不重叠的配置。第7部40B和第8部40C均配置为与第6电极38和第2半导体部39重叠，沿着第3电极333的第6部333E的延伸方向(X轴方向)延伸。第7电极40与第2电极332及第3电极333包括相同的第2金属膜。因而，第7部40B和第8部40C连接到所重叠的第2半导体部39的各一部分。第7部40B配置在相对于第3电极333的第6部333E在Y轴方向上空开间隔的位置。第7部40B是与第6部333E并行地延伸的，因此，第7部40B和第6部333E之间的间隔大致恒定。第8部40C相对于第3电极333的第6部333E在Y轴方向上空开间隔配置在与第7部40B侧(图12的上侧)相反的一侧(图12的下侧)。第8部40C是与第6部333E并行地延伸的，因此，第8部40C和第6部333E之间的间隔大致恒定。第8部40C和第6部333E之间的间隔被设为与第7部40B和第6部333E之间的间隔大致相同。 [0083] 本实施方式的第3电极333设为不与各半导体部331、39以外的电极、端子、配线等连接。也就是说，第3电极333可以说是电孤立的浮动节点。因而，第3电极333在第2晶体管T302被驱动的定时，被设为比设为低电平的电位的第2电极332高的电位，并被设为比设为高电平的电位的第7电极40低的电位。也就是说，第3电极333被设为第2电极332的电位和第7电极40的电位的中间的电位。 [0084] 根据这种构成，在第1电极330和第6电极38被施加高电平的电位、第2晶体管T302被驱动的定时，第7电极40被设为高电平的电位，而第2电极332被设为低电平的电位。因而，电子从被设为比第3电极333低的电位的第2电极332经由第1半导体部331的沟道区域向第3电极333移动，并且电子从被设为比第7电极40低的电位的第3电极333经由第2半导体部39的沟道区域向第7电极40移动。从第2电极332向第3电极333移动的电子的移动路径被分散成：从第2电极332去往第3电极333的第1部333B的路径、以及从第2电极332去往第3电极333的第2部333C的路径。从第3电极333向第7电极40移动的电子的移动路径被分散成：从第3电极333的第6部333E去往第7电极40的第7部40B的路径、以及从第3电极333的第6部333E去往第7电极40的第8部40C的路径。这样，根据本实施方式，能实现电子的移动路径的分散，因此更不易产生热载流子。 [0085] 如以上说明的那样，根据本实施方式，具备：第6电极38，其被设为与第1电极330相同的电位；第2半导体部39，其包括半导体材料，至少一部分配置为隔着栅极绝缘膜与第6电极38重叠；以及第7电极40，其位于与第2电极332和第3电极333相同的层，配置为与第2半导体部39的一部分重叠，连接到第2半导体部39，第3电极333具有第6部333E，第6部333E配置为与第2半导体部39的一部分重叠，连接到第2半导体部39，第7电极40具有：第7部40B，其相对于第6部333E空开间隔配置；以及第8部40C，其相对于第6部333E空开间隔配置在与第7部40B侧相反的一侧。当该第2晶体管T302的阈值电压以上的电压被施加到第1电极330和第6电极38时，在第1半导体部331和第2半导体部39会分别产生沟道区域。于是，电子从第2电极332向第3电极333的第1部333B移动，并且从第2电极332向第3电极333的第2部333C移动，然后从第3电极333的第6部333E向第7电极40的第7部40B移动，并且从第3电极333的第6部333E向第7电极40的第8部40C移动。这样，能实现电子的移动路径的分散，因此更不易产生热载流子。 [0086] ＜实施方式5＞ [0087] 通过图13或图14来说明实施方式5。在该实施方式5中，示出从上述的实施方式1变更了第2晶体管T402的构成的情况。此外，关于与上述的实施方式1同样的结构、作用以及效果，省略重复的说明。 [0088] 如图14所示，本实施方式的第2晶体管T402被设为所谓的顶栅型。具体地说，在阵列基板412的玻璃基板(基板)412GS，从下层侧起按顺序至少层叠形成有：底涂膜42、构成第1半导体部431的半导体膜、栅极绝缘膜(第1绝缘膜)43、构成第1电极430的第1金属膜(第1导电膜)、第1层间绝缘膜(第2绝缘膜)44、构成第2电极432和第3电极433的第2金属膜(第2导电膜)、以及第2层间绝缘膜(第3绝缘膜)45。例如，半导体膜包括低温多晶硅(LTPS：low-temperature poly silicon)等。底涂膜42、栅极绝缘膜43、第1层间绝缘膜44以及第2层间绝缘膜45分别包括氮化硅(SiNx)、氧化硅(SiO2)等无机材料。包括第1金属膜的第1电极430相对于包括半导体膜的第1半导体部431隔着栅极绝缘膜43重叠配置在上层侧。 [0089] 如图13所示，第1电极430在俯视时为两股状的分支结构。第1电极430具有主干部430A和从主干部430A分支的第9部430B及第10部430C。主干部430A被设为与第1半导体部431不重叠的配置。第9部430B和第10部430C均配置为与第1半导体部431重叠，沿着第2电极432的延伸方向(X轴方向)延伸。第9部430B配置在相对于第2电极432在Y轴方向上空开间隔的位置。第9部430B是与第2电极432并行地延伸的，因此，第9部430B和第2电极432之间的间隔大致恒定。第10部430C相对于第2电极432在Y轴方向上空开间隔配置在与第9部430B侧(图13的上侧)相反的一侧(图13的下侧)。第10部430C是与第2电极432并行地延伸的，因此，第10部430C和第2电极432之间的间隔大致恒定。第10部430C和第2电极432之间的间隔被设为与第9部430B和第2电极432之间的间隔大致相同。 [0090] 如图13所示，第3电极433的第1部433B相对于第1电极430的第9部430B空开间隔配置在与第2电极432侧(图13的下侧)相反的一侧(图13的上侧)。第3电极433的第2部433C相对于第1电极430的第10部430C空开间隔配置在与第2电极432侧(图13的上侧)相反的一侧(图13的下侧)。第1部433B和第9部430B之间的间隔被设为与第2部433C和第10部430C之间的间隔大致相同。 [0091] 如图14所示，在栅极绝缘膜43和第1层间绝缘膜44设置有第1接触孔CH1、第2接触孔CH2以及第3接触孔CH3。第1接触孔CH1设置在栅极绝缘膜43和第1层间绝缘膜44中的与第2电极432和第1半导体部431重叠的位置。第2电极432和第1半导体部431通过第1接触孔CH1被连接。第2接触孔CH2设置在栅极绝缘膜43和第1层间绝缘膜44中的与第3电极433的第1部433B和第1半导体部431重叠的位置。第3电极433的第1部433B和第1半导体部431通过第2接触孔CH2被连接。第3接触孔CH3设置在栅极绝缘膜43和第1层间绝缘膜44中的与第3电极433的第2部433C和第1半导体部431重叠的位置。第3电极433的第2部433C和第1半导体部431通过第3接触孔CH3被连接。 [0092] 如以上说明的那样，根据本实施方式，第1半导体部431位于栅极绝缘膜(第1绝缘膜)43的下层侧，第1电极430位于栅极绝缘膜43的上层侧，具备配置在第1电极430的上层侧且第2电极432和第3电极433的下层侧的第1层间绝缘膜(第2绝缘膜)44，在栅极绝缘膜43和第1层间绝缘膜44中的与第2电极432和第1半导体部431重叠的位置设置有第1接触孔CH1，在栅极绝缘膜43和第1层间绝缘膜44中的与第1部433B和第1半导体部431重叠的位置设置有第2接触孔CH2，在栅极绝缘膜43和第1层间绝缘膜44中的与第2部433C和第1半导体部431重叠的位置设置有第3接触孔CH3。当位于栅极绝缘膜43的上层侧的第1电极430被施加电压时，在位于栅极绝缘膜43的下层侧的第1半导体部431会产生沟道区域。伴随于此，电子在位于第1层间绝缘膜44的上层侧的第2电极432和第3电极433之间移动。当电子从第2电极432通过第1接触孔CH1到达了第1半导体部431的沟道区域时，会通过第2接触孔CH2向第3电极433的第1部433B移动，并且通过第3接触孔CH3向第3电极433的第2部433C移动。 [0093] ＜其它实施方式＞ [0094] 本说明书所公开的技术不限于通过上述记述和附图所说明的实施方式，例如下面这样的实施方式也包含在技术范围中。 [0095] (1)第3电极33、133、233、333、433也可以是从主干部33A、133A、433A分支为4个以上的部位的分支结构。在这种情况下，能够将第2电极32、132、232、332、432设为从主干部132A分支为3个以上的部位的分支结构。 [0096] (2)在实施方式3所记载的构成中也可以是，第3电极233在俯视时为三股状的分支结构。在这种情况下，只要使第2电极232在俯视时为两股状的分支结构，将第4电极36和第5电极37设置各2个即可。 [0097] (3)在实施方式4所记载的构成中，也可以使第3电极333中的第2电极332侧的部分在俯视时为三股状的分支结构，使第3电极333中的第7电极40侧的部分在俯视时为两股状的分支结构。在这种情况下，只要使第2电极332在俯视时为两股状的分支结构，使第7电极40在俯视时为三股状的分支结构即可。 [0098] (4)在实施方式5所记载的构成中，各接触孔CH1、CH2、CH3的平面形状例如可以是正方形、圆形等，除此以外，例如也可以是横长的方形、横长的长圆形、横长的椭圆形等。另外，1个第2晶体管T2、T102、T202、T302、T402所具备的各接触孔CH1、CH2、CH3的数量也可以是各1个，另外，还可以是各多个。 [0099] (5)构成栅极电路部15的单位电路20的具体的电路构成除了图示以外也能适当地变更。 [0100] (6)驱动器13也可以是以COF(Chip On Film：膜上芯片)方式安装于柔性基板，所述柔性基板以FOG(Film On Glass：玻璃上膜)方式安装于阵列基板12、412。 [0101] (7)阵列基板12、412也可以代替玻璃制的玻璃基板12GS、412GS而具备合成树脂制的树脂基板。 [0102] (8)栅极电路部15也可以相对于显示区域AA在X轴方向上仅配置在单侧。 [0103] (9)液晶面板10的平面形状也可以是横长的长方形、正方形、圆形、半圆形、长圆形、椭圆形、梯形等。 [0104] (10)液晶面板10除了透射型以外，也可以是利用外部光进行显示的反射型或半透射型。 [0105] (11)也可以是液晶面板10以外的种类的显示面板。