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一种晶体管阵列和晶体管阵列的制备方法
申请号	CN202410806918.9	申请日	2024-06-21	公开(公告)号	CN118738053A	公开(公告)日	2024-10-01
申请人	合肥奕斯伟计算技术有限公司; 北京奕斯伟计算技术股份有限公司;			发明人	张孝珩; 刘海民;
摘要	本申请提供了一种晶体管阵列和晶体管阵列的制备方法，属于半导体技术领域。晶体管阵列包括基底以及位于基底上的多个晶体管单元以及共用隔离层；多个晶体管单元包括共用源极端和多个电极组，且，共用源极端、共用隔离层和多个电极组在基底上沿第一方向顺序排列；其中，共用源极端包括多个晶体管单元的源极；多个电极组为多个晶体管单元的电极组，每个电极组包括栅极和漏极。上述技术方案中将多个晶体管单元的源极结构合并为共用源极端，不仅大大节省了晶体管阵列所占的面积，有利于节省制造成本，同时能够有效平衡导电性能和抗静电性能。
权利要求	1.一种晶体管阵列，其特征在于，所述晶体管阵列包括基底以及位于所述基底上的多个晶体管单元以及共用隔离层；所述多个晶体管单元包括共用源极端和多个电极组，且，所述共用源极端、所述共用隔离层和所述多个电极组在所述基底上沿第一方向顺序排列；其中，所述共用源极端包括所述多个晶体管单元的源极；所述多个电极组为所述多个晶体管单元的电极组，每个电极组包括栅极和漏极。 2.根据权利要求1所述的晶体管阵列，其特征在于，所述共用源极端中的所述多个晶体管单元的源极在所述基底上沿第二方向顺序排列，所述第二方向与所述第一方向垂直；所述多个电极组在所述基底上沿所述第二方向顺序排列；所述共用隔离层在所述基底上沿所述第二方向延伸。 3.根据权利要求2所述的晶体管阵列，其特征在于，所述多个晶体管单元的源极设置在第一有源区上；所述多个电极组设置在第二有源区上；第三有源区位于所述第一有源区与所述第二有源区之间，所述第三有源区包括多个子有源区，每个子有源区的一侧与所述第一有源区相接，每个子有源区的另一侧与所述第二有源区相接。 4.根据权利要求3所述的晶体管阵列，其特征在于，所述多个子有源区在所述基底上沿所述第二方向间隔排布。 5.根据权利要求1所述的晶体管阵列，其特征在于，所述共用源极端中的所述多个晶体管单元的源极在所述基底上沿第二方向顺序排列，所述第二方向与所述第一方向垂直；所述多个电极组在所述基底上沿所述第一方向顺序排列；所述共用隔离层在所述基底上沿所述第二方向延伸。 6.根据权利要求5所述的晶体管阵列，其特征在于，所述多个晶体管单元的源极在第一有源区的主体有源区上，所述第一有源区包括所述主体有源区和延伸有源区，所述延伸有源区沿着所述第一方向延伸；所述多个电极组设置在第二有源区上；第三有源区位于所述第二有源区和所述延伸有源区之间，所述第三有源区包括多个子有源区，每个子有源区的一侧与所述延伸有源区相接，每个子有源区的另一侧与所述第二有源区相接。 7.根据权利要求6所述的晶体管阵列，其特征在于，所述多个子有源区在所述基底上沿所述第一方向呈间隔排布。 8.根据权利要求1所述的晶体管阵列，其特征在于，每个电极组包括两个晶体管单元的栅极和一个共用漏极端；所述两个晶体管单元的栅极分别位于所述共用漏极端的两侧。 9.根据权利要求8所述的晶体管阵列，其特征在于，所述两个晶体管单元的栅极和所述共用漏极端在所述基底上与所述多个电极组同向排列。 10.根据权利要求1所述的晶体管阵列，其特征在于，所述共用隔离层的方块电阻与第一比值呈正相关，所述第一比值为目标区域在所述第一方向上的边长与所述第一方向的垂直方向上的边长的比值，所述目标区域为所述共用隔离层和有源区的矩形重合区域。 11.根据权利要求1所述的晶体管阵列，其特征在于，所述共用隔离层包括多个子隔离结构，所述多个子隔离结构在所述基底上沿与所述第一方向垂直的方向顺序排列；对于任一子隔离结构，所述子隔离结构的一端与一个电极组相邻，另一端与所述共用源极端相邻。 12.一种晶体管阵列的制备方法，其特征在于，所述方法包括：提供基底；在所述基底上沿第一方向形成第一有源区、第二有源区和第三有源区；在所述第二有源区上形成栅极氧化物，通过多晶硅积淀生成多晶硅栅；注入离子形成源区和多个漏区；覆盖无扩散掩膜版，在未覆盖区域生成硅化物扩散区，所述无扩散掩膜版位于所述第三有源区。
说明书全文	一种晶体管阵列和晶体管阵列的制备方法技术领域 [0001] 本申请涉及半导体技术领域，特别涉及一种晶体管阵列和晶体管阵列的制备方法。背景技术 [0002] 在半导体工艺中，通常采用金属硅化物(Silicide)工艺技术，通过在多晶硅栅和有源区上形成一层金属硅化物，来降低多晶硅栅和有源区的方块电阻，从而减少电流在传输过程中的损耗，进而提高晶体管的导电性能。但是此时，静电电流更容易在低电阻的金属硅化物的表面流动，会导致源极和栅极的交界处发热，进而导致晶体管烧毁。因此，如何在提高晶体管的导电性能的同时保障晶体管的抗静电性能，是需要解决的问题。 [0003] 目前，为了平衡晶体管的导电性能和抗静电性能，通常采用SAB(Self-AlignedBlock，硅化物阻挡技术)。该技术通过增加源极和栅极之间的距离并形成一层硅化物阻挡层，来阻断金属与硅的直接接触，防止金属硅化物的形成，进而增加源极和栅极之间的电阻。 [0004] 然而，采用该技术时通常将每个晶体管的源极和栅极之间的距离都增大，同时增加硅化物阻挡层。在多个晶体管并行排布形成晶体管阵列中时，这会导致整个晶体管阵列的面积增加，不仅影响晶体管阵列的性能，还会增加晶体管阵列的生产成本。发明内容 [0005] 本申请实施例提供了一种晶体管阵列和晶体管阵列的制备方法，将多个晶体管单元的源极结构合并为共用源极端，不仅大大节省了晶体管阵列所占的面积，有利于节省制造成本，同时能够有效平衡导电性能和抗静电性能。所述技术方案如下： [0006] 一方面，提供了一种晶体管阵列，所述晶体管阵列包括基底以及位于所述基底上的多个晶体管单元以及共用隔离层； [0007] 所述多个晶体管单元包括共用源极端和多个电极组，且，所述共用源极端、所述共用隔离层和所述多个电极组在所述基底上沿第一方向顺序排列； [0008] 其中，所述共用源极端包括所述多个晶体管单元的源极； [0009] 所述多个电极组为所述多个晶体管单元的电极组，每个电极组包括栅极和漏极。 [0010] 在一些实施例中，所述共用源极端中的所述多个晶体管单元的源极在所述基底上沿第二方向顺序排列，所述第二方向与所述第一方向垂直； [0011] 所述多个电极组在所述基底上沿所述第二方向顺序排列； [0012] 所述共用隔离层在所述基底上沿所述第二方向延伸。 [0013] 在一些实施例中，所述多个晶体管单元的源极设置在第一有源区上； [0014] 所述多个电极组设置在第二有源区上； [0015] 第三有源区位于所述第一有源区与所述第二有源区之间，所述第三有源区包括多个子有源区，每个子有源区的一侧与所述第一有源区相接，每个子有源区的另一侧与所述第二有源区相接。 [0016] 在一些实施例中，所述多个子有源区在所述基底上沿所述第二方向间隔排布。 [0017] 在一些实施例中，所述共用源极端中的所述多个晶体管单元的源极在所述基底上沿第二方向顺序排列，所述第二方向与所述第一方向垂直； [0018] 所述多个电极组在所述基底上沿所述第一方向顺序排列； [0019] 所述共用隔离层在所述基底上沿所述第二方向延伸。 [0020] 在一些实施例中，所述多个晶体管单元的源极在第一有源区的主体有源区上，所述第一有源区包括所述主体有源区和延伸有源区，所述延伸有源区沿着所述第一方向延伸； [0021] 所述多个电极组设置在第二有源区上； [0022] 第三有源区位于所述第二有源区和所述延伸有源区之间，所述第三有源区包括多个子有源区，每个子有源区的一侧与所述延伸有源区相接，每个子有源区的另一侧与所述第二有源区相接。 [0023] 在一些实施例中，所述多个子有源区在所述基底上沿所述第一方向呈间隔排布。 [0024] 在一些实施例中，每个电极组包括两个晶体管单元的栅极和一个共用漏极端； [0025] 所述两个晶体管单元的栅极分别位于所述共用漏极端的两侧。 [0026] 在一些实施例中，所述两个晶体管单元的栅极和所述共用漏极端在所述基底上与所述多个电极组同向排列。 [0027] 在一些实施例中，所述共用隔离层的方块电阻与第一比值呈正相关，所述第一比值为目标区域在所述第一方向上的边长与所述第一方向的垂直方向上的边长的比值，所述目标区域为所述共用隔离层和有源区的矩形重合区域。 [0028] 在一些实施例中，所述共用隔离层包括多个子隔离结构，所述多个子隔离结构在所述基底上沿与所述第一方向垂直的方向顺序排列； [0029] 对于任一子隔离结构，所述子隔离结构的一端与一个电极组相邻，另一端与所述共用源极端相邻。 [0030] 另一方面，提供了一种晶体管阵列的制备方法，所述方法包括： [0031] 提供基底； [0032] 在所述基底上沿第一方向形成第一有源区、第二有源区和第三有源区； [0033] 在所述第二有源区上形成栅极氧化物，通过多晶硅积淀生成多晶硅栅； [0034] 注入离子形成源区和多个漏区； [0035] 覆盖无扩散掩膜版，在未覆盖区域生成硅化物扩散区，所述无扩散掩膜版位于所述第三有源区。 [0036] 在一些实施例中，所述方法还包括： [0037] 在所述源区上形成多个源极接触孔，通过金属线连接所述多个源极接触孔； [0038] 对于任一漏区，在所述漏区上形成两个接触孔，通过金属线连接所述两个接触孔。 [0039] 本申请提供了一种晶体管阵列，通过将多个晶体管单元的源极结构合并为共用源极端，使得无需单独将每个晶体管单元的源极和栅极之间的距离都增大，因此，大大节省了晶体管阵列所占的面积，有利于节省晶体管阵列的制造成本。同时，由于本晶体管阵列中的共用隔离层处的方块电阻大于传统晶体管阵列中的隔离层处的方块电阻，也就是说，与传统晶体管阵列相比，本晶体管阵列中每个晶体管单元的源极和栅极之间的电阻更大。因此，在保障晶体管阵列的导电性能的前提下，本晶体管阵列的抗静电能力更好。另外，通过调整共用隔离层的宽度或者有源区的宽度，能够调整共用隔离层处的方块电阻，进而调整晶体管的抗静电性能，灵活性强且操作简便。附图说明 [0040] 为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。 [0041] 图1是示例性提出的一种晶体管结构的示意图； [0042] 图2是示例性提出的一种传统晶体管阵列的示意图； [0043] 图3是根据本申请实施例提供的一种晶体管阵列的示意图； [0044] 图4是根据本申请实施例提供的另一种晶体管阵列的示意图； [0045] 图5是根据本申请实施例提供的又一种晶体管阵列的示意图； [0046] 图6是根据本申请实施例提供的一种晶体管阵列结构的示意图； [0047] 图7是根据本申请实施例提供的一种晶体管阵列的制备方法的流程图； [0048] 图8是根据本申请实施例提供的一种晶体管阵列的制备过程的示意图。具体实施方式 [0049] 为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。 [0050] 本申请中术语“第一”“第二”等字样用于对作用和功能基本相同的相同项或相似项进行区分，应理解，“第一”、“第二”、“第n”之间不具有逻辑或时序上的依赖关系，也不对数量和执行顺序进行限定。 [0051] 本申请中术语“至少一个”是指一个或多个，“多个”的含义是指两个或两个以上。 [0052] 为便于描述本申请实施例中的晶体管阵列，以晶体管阵列中的多个晶体管单元为N型金属-氧化物-半导体场效应晶体管(NMOSFET，N-type Metal-Oxide-SemiconductorField-Effect Transistor)为例进行说明。为便于描述，将NMOSFET称为NMOS管。需要说明的是，本申请实施例中的晶体管阵列并不局限于多个NMOS管并行排列的情况，同样适用于多个P型金属-氧化物-半导体场效应晶体管(PMOSFET，P-type Metal-Oxide-Semiconductor Field-Effect Transistor)或者其他晶体管并行排列的情况。为便于描述，将PMOSFET称为PMOS管，将NMOS管和PMOS管统称为场效应管。 [0053] 其中，场效应晶体管由金属、氧化物和半导体三部分组成。金属部分被用作栅极(Gate)，氧化物部分被用作绝缘层(Gate Oxide)，半导体部分被用作源极(Source)、漏极(Drain)以及沟道(Channel)。 [0054] 相应的，NMOS管采用P型半导体衬底，通过在P型半导体衬底上注入N型杂质形成其源极和漏极。也即，NMOS管的源极和漏极都是N型半导体材料。其栅极通过一层氧化物与源极和漏极之间的半导体材料隔离。通过改变栅极上的电压，可以控制源极和漏极之间的电流。当NMOS管的栅极电压相对于源极为正时，栅极下的P型半导体衬底会形成从源极到漏极的N型半导体沟道，允许电流从源极流向漏极。也即，当栅极电压高于阈值电压时，晶体管导通；当栅极电压低于该阈值电压时，晶体管截止。 [0055] 相应的，PMOS管采用N型半导体衬底，通过在N型半导体衬底上注入P型杂质形成其源极和漏极。也即，PMOS管的源极和漏极都是P型半导体材料。其栅极通过一层氧化物与源极和漏极之间的半导体材料隔离。通过改变栅极上的电压，可以控制源极和漏极之间的电流。当PMOS管的栅极电压相对于源极为负时，栅极下的N型半导体衬底会形成从源极到漏极的P型半导体沟道，允许电流从源极流向漏极。也即，当栅极电压低于负阈值电压时，晶体管导通；当栅极电压高于该负阈值电压时，晶体管截止。 [0056] 为便于描述NMOS管的结构，参见图1所示，图1是示例性提出的一种晶体管结构的示意图。其中，金属硅化物层是指用于隔离源极、漏极和栅极之间的绝缘层。隔离层是指阻止金属硅化物形成的硅化物阻挡层。接触孔用于实现外部电路与晶体管之间的电连通，允许电流从外部电路流入或流出晶体管。 [0057] 需要说明的是，为了提高场效应管的导电性能，通常采用金属硅化物(Silicide)工艺技术，通过在多晶硅栅和有源区上形成一层导电层，来降低多晶硅栅和有源区的方块电阻，从而减少电流在传输过程中的损耗，进而提高场效应管的导电性能。其中，多晶硅栅(Polysilicon Gate)是指场效应管中由多晶硅材料制成的栅极，用于控制沟道中的电流。有源区(Active Region)是指场效应管中参与电流传输制的区域，通常包括源极、漏极和沟道等部分。方块电阻(Sheet Resistance)是指薄膜单位面积上的电阻。相应的，多晶硅栅和有源区的方块电阻通常用于反映场效应管的导电性能。多晶硅栅和有源区的方块电阻越小，说明场效应管的导电性能越好，电流传输效率越高。例如，该导电层为图1所示的金属硅化物层。但是此时，静电电流更容易在低电阻的金属硅化物层的表面流动，会导致源极和栅极的交界处发热，进而导致场效应管烧毁。 [0058] 因此，为了平衡场效应管的导电性能和抗静电性能，通常采用SAB(Self-AlignedBlock，硅化物阻挡技术)。该技术通过增加源极和栅极之间的距离并形成隔离层，来阻断金属与硅的直接接触，防止金属硅化物的形成，进而合理地增加源极和栅极之间的电阻，避免源极和栅极的交界处发热以损坏场效应管。例如，该隔离层为图1中的隔离层。通常情况下，通过隔离层处的方块电阻指示场效应管的源极和栅极之间的电阻。 [0059] 为便于描述采用硅化物阻挡技术后的晶体管结构，参见图2所示，图2是示例性提出的一种传统晶体管阵列的示意图。其中，图2所示的晶体管阵列包括多个并行排列的NMOS管。每个NMOS管中包括源极、漏极、栅极以及隔离层等。其中，源极、漏极以及栅极中都存在接触孔，用于实现外部电路与晶体管之间的电连通。参见图2所示，相较于漏极和栅极之间的距离，源极和栅极之间距离较大，并且在源极和栅极之间覆盖有隔离层，用于防止金属硅化物的形成，进而合理地增加源极和栅极之间的电阻。 [0060] 通常情况下，隔离层处的方块电阻与隔离层的宽度和NMOS管的宽度的比值呈正相关。为便于描述，将隔离层和有源区的方形重合区域称为目标区域。其中，NMOS管的宽度为在隔离层的延伸方向上目标区域的边长，隔离层的宽度是指在与隔离层的延伸方向相垂直的方向上目标区域的边长。参见图2所示，隔离层的延伸方向为纵向。隔离层的宽度为横向上目标区域的边长，也即a；NMOS管的宽度为纵向上目标区域的边长，也即b。此时，隔离层处的方块电阻与a与b之间的比值呈正相关。当隔离层处的方块电阻较大时，说明晶体管的源极和栅极之间的电阻较大，此时，晶体管的抗静电性能较好。 [0061] 在上述晶体管阵列中，对于单个NMOS管，在源极和栅极之间增大的距离可以忽略；然而，在将多个NMOS管并行排布组成晶体管阵列时，对于整个晶体管阵列，由于每个NMOS管的源极和栅极之间的距离都增大，因此晶体管阵列所增大的面积难以忽略。当晶体管阵列的面积增加过多时，不仅影响晶体管阵列的性能，还会增加晶体管阵列的生产成本。 [0062] 本申请实施例提供了一种晶体管阵列。该晶体管阵列包括基底以及位于基底上的多个晶体管单元以及共用隔离层；多个晶体管单元包括共用源极端和多个电极组，且，共用源极端、共用隔离层和多个电极组在基底上沿第一方向顺序排列；其中，共用源极端包括多个晶体管单元的源极；多个电极组为多个晶体管单元的电极组，每个电极组包括栅极和漏极。 [0063] 在一些实施例中，每个电极组包括两个晶体管单元的栅极和一个共用漏极端；两个晶体管单元的栅极分别位于共用漏极端的两侧。其中，两个晶体管单元的栅极和共用漏极端在基底上与多个晶体管单元的电极组同向排列。 [0064] 为便于描述本申请实施例提供的晶体管阵列的结构，参见图3、图4以及图5所示。图3是根据本申请实施例提供的一种晶体管阵列的示意图，图4是根据本申请实施例提供的另一种晶体管阵列的示意图，图5是根据本申请实施例提供的又一种晶体管阵列的示意图。以晶体管阵列中包括多个NMOS管为例进行说明，两种晶体管阵列结构分别如下情况一和情况二所示。 [0065] 情况一：共用源极端中的多个晶体管单元的源极在基底上沿第二方向顺序排列，第二方向与第一方向垂直；多个电极组在基底上沿第二方向顺序排列；共用隔离层在基底上沿第二方向延伸。 [0066] 为便于描述，参见图3所示。301为共用源极端，共用源极端301包括多个晶体管单元的源极。3011为源极接触孔。多个源极接触孔3011在基底上沿第二方向顺序排列。302为多个电极组，多个电极组302包括一字型排列的多个晶体管单元的电极组。3021为电极组。其中，两个晶体管单元的栅极分别位于共用漏极端的两侧。多个电极组3021在基底上沿第二方向顺序排列。此时，第一方向为纵向，第二方向为横向，第二方向与第一方向互相垂直。303为共用隔离层。共用隔离层303位于共用源极端301和多个电极组302之间。 [0067] 在一些实施例中，多个晶体管单元的源极设置在第一有源区上；多个电极组设置在第二有源区上；第三有源区位于第一有源区与第二有源区之间，第三有源区包括多个子有源区，每个子有源区的一侧与第一有源区相接，每个子有源区的另一侧与第二有源区相接。其中，多个子有源区在基底上沿第二方向间隔排布。 [0068] 为便于描述，参见图3所示。以单个电极组对应的区域为例进行说明。310为第一有源区。共用源极端301设置在第一有源区310上。320为第二有源区。多个电极组302设置在第二有源区320上。3301和3302为第三有源区中的两个子有源区，每个子有源区的一侧与第一有源区310相接，每个子有源区的另一侧与第二有源区320相接。第三有源区位于第一有源区与第二有源区之间。子有源区3301和子有源区3302沿第二方向(横向)间隔排布。需要说明的是，由于无需单独将每个晶体管的源极和栅极之间的距离都增大，而是使用共用源极端统一将多个晶体管单元的源极引出并连接。相较于传统晶体管阵列，在能够扩大每个晶体管的源极和栅极之间的距离的基础上，大大节省了晶体管阵列所占的面积，有利于节省晶体管阵列的制造成本。 [0069] 在一些实施例中，共用隔离层的方块电阻与第一比值呈正相关，第一比值为目标区域在第一方向上的边长与第一方向的垂直方向上的边长的比值，目标区域为共用隔离层和有源区的矩形重合区域。其中，第一方向为与共用隔离层的延伸方向相垂直的方向，第一方向上的边长用于指示共用隔离层的宽度。第二方向为共用隔离层的延伸方向，第二方向上的边长用于指示此处的有源区的宽度。 [0070] 为便于描述，参见图3所示。此时，共用隔离层的延伸方向为横向，第一方向为纵向，第二方向为横向。共用隔离层的宽度为纵向上目标区域的边长，也即c；有源区的宽度为横向上目标区域的边长，也即d。需要说明的是，当本晶体管阵列中的共用隔离层的宽度和传统晶体管阵列中的隔离层的宽度相同时，与传统晶体管阵列相比，本晶体管阵列中源极和栅极之间的电阻更大。相应的，当a与c的数值相同时，由于d的数值小于b的数值，c与d之间的比值的取值大于a与b之间的比值的取值。由于共用隔离层处的方块电阻与该比值呈正相关。因此，图3所指示的本晶体管阵列中的共用隔离层处的方块电阻大于图2所指示的传统晶体管阵列中的隔离层处的方块电阻。与传统晶体管阵列相比，本晶体管阵列的抗静电能力更好。需要说明的是，通过调整共用隔离层的宽度或者有源区的宽度，能够调整共用隔离层处的方块电阻，进而调整晶体管的抗静电性能，灵活性强且操作简便，本申请实施例在此不进行赘述。 [0071] 另外，本晶体管阵列中每个晶体管单元所处的环境均一致。参见图3所示，共用源极端与多个电极组中的每个电极组之间的距离均相同，也就是说，晶体管阵列中多个晶体管单元分布较为均匀。同时，由于每个晶体管单元所处的环境均一致，本晶体管阵列中多个晶体管单元之间的匹配效果较好。通常情况下，晶体管单元的匹配效果是指在某些性能参数上的一致性或互补性。当晶体管阵列中的多个晶体管单元之间的匹配效果较好时，该晶体管阵列的电路的稳定性和性能也较好。例如，匹配效果用于指示输入电阻、电压、温度、噪声、功耗或者沟道类型等参数的一致性。本申请实施例在此不进行赘述。 [0072] 需要说明的是，晶体管单元的电极组可以仅包括单个晶体管单元的栅极和漏极。为便于描述，参见图4所示。401为共用源极端，共用源极端401包括多个晶体管单元的源极。4011为源极接触孔。402为多个电极组，多个电极组402包括一字型排列的多个晶体管单元的电极组。4021为电极组。其中，该电极组包括一个晶体管单元的栅极和漏极。403为共用隔离层。共用隔离层403位于共用源极端401和多个电极组402之间。410为第一有源区。共用源极端401设置在第一有源区410上。420为第二有源区。电极组4021设置在第二有源区420上。430为第三有源区中的一个子有源区，子有源区430的一侧与第一有源区410相接，另一侧与第二有源区420相接。 [0073] 情况二：共用源极端中的多个晶体管单元的源极在基底上沿第二方向顺序排列，第二方向与第一方向垂直；多个电极组在基底上沿第一方向顺序排列；共用隔离层在基底上沿第二方向延伸。 [0074] 为便于描述，参见图5所示。501为共用源极端，共用源极端501包括多个晶体管单元的源极。5011为源极接触孔。多个源级接触孔5011在基底上沿第二方向顺序排列。502为多个电极组，多个电极组502包括一字型排列的多个晶体管单元的电极组。需要说明的是，电极组可以包括两个晶体管单元的栅极和共用漏极端，如电极组5021所示。此时，两个晶体管单元的栅极分别位于共用漏极端的两侧。电极组也可以仅包括单个晶体管单元的栅极和漏极，如电极组5022所示。多个电极组在基底上沿第一方向顺序排列。此时，第一方向为横向，第二方向为纵向，第二方向和第一方向互相垂直。503为共用隔离层，共用隔离层503位于共用源极端501和多个电极组502之间。 [0075] 在一些实施例中，多个晶体管单元的源极在第一有源区的主体有源区上，第一有源区包括主体有源区和延伸有源区，延伸有源区沿着第一方向延伸；多个电极组设置在第二有源区上；第三有源区位于第二有源区和延伸有源区之间，第三有源区包括多个子有源区，每个子有源区的一侧与延伸有源区相接，每个子有源区的另一侧与第二有源区相接。其中，多个子有源区在基底上沿第一方向呈间隔排布。 [0076] 为便于描述，参见图5所示。以单个电极组对应的区域为例进行说明。5101为第一有源区的主体有源区，5102为第一有源区的延伸有源区。共用源极端501设置在主体有源区5101上。520为第二有源区，多个电极组502设置在第二有源区520上。5301和5302为第三有源区中的两个子有源区。第三有源区位于第二有源区和延伸有源区之间。子有源区5301和子有源区5302沿第一方向(横向)间隔排布。需要说明的是，由于无需单独将每个晶体管的源极和栅极之间的距离都增大，而是使用共用源极端统一将多个晶体管单元的源极引出并连接。相较于传统晶体管阵列，在能够扩大每个晶体管的源极和栅极之间的距离的基础上，大大节省了晶体管阵列所占的面积，有利于节省晶体管阵列的制造成本。 [0077] 在一些实施例中，共用隔离层的方块电阻与第一比值呈正相关，第一比值为目标区域在第一方向上的边长与第一方向的垂直方向上的边长的比值，目标区域为共用隔离层和有源区的矩形重合区域。其中，第一方向为与共用隔离层的延伸方向相垂直的方向，第一方向上的边长用于指示共用隔离层的宽度。第二方向为共用隔离层的延伸方向，第二方向上的边长用于指示此处的有源区的宽度。 [0078] 为便于描述，参见图5所示。此时，共用隔离层的延伸方向为纵向，第一方向为横向，第二方向为纵向。共用隔离层的宽度为横向上目标区域的边长，也即m；有源区的宽度为纵向上目标区域的边长，也即n。需要说明的是，当本晶体管阵列中的共用隔离层的宽度和传统晶体管阵列中的隔离层的宽度相同时，与传统晶体管阵列相比，本晶体管阵列中源极和栅极之间的电阻更大。相应的，当a与m的数值相同时，由于n的数值小于b的数值，m与n之间的比值的取值大于a与b之间的比值的取值。由于共用隔离层处的方块电阻与该比值呈正相关。因此，图5所指示的本晶体管阵列中的共用隔离层处的方块电阻大于图2所指示的传统晶体管阵列中的共用隔离层处的方块电阻。与传统晶体管阵列相比，本晶体管阵列的抗静电能力更好。需要说明的是，通过调整共用隔离层的宽度或者有源区的宽度，能够调整共用隔离层处的方块电阻，进而调整晶体管的抗静电性能，灵活性强且操作简便。例如，参见图5，将有源区的宽度由n调整为p，p的大小可根据实际需求设置，本申请实施例在此不进行赘述。 [0079] 为便于描述晶体管的整体结构，参见图6所示，图6是根据本申请实施例提供的一种晶体管阵列结构的示意图。以单个晶体管单元为例进行说明。其中，601用于指示第一有源区，通过在第一有源区601中注入离子形成共用源极端。602为第二有源区，通过在第二有源区602中注入离子和积淀多晶硅形成多个电极组。6021为共用漏极端，6022为栅极。603为第三有源区，第三有源区分为多个子有源区。需要说明的是，在第一有源区601中的共用源级端上方和第二有源区602中的多个电极组上方，均存在共用隔离层，用以隔离金属和硅化物，避免金属硅化物的形成。另外，604为接触孔，605为金属线，两者结合用于进行电连通。 [0080] 本申请实施例提供了一种晶体管阵列，通过将多个晶体管单元的源极结构合并为共用源极端，使得无需单独将每个晶体管单元的源极和栅极之间的距离都增大，因此，大大节省了晶体管阵列所占的面积，有利于节省晶体管阵列的制造成本。同时，由于本晶体管阵列中的共用隔离层处的方块电阻大于传统晶体管阵列中的隔离层处的方块电阻，也就是说，与传统晶体管阵列相比，本晶体管阵列中每个晶体管单元的源极和栅极之间的电阻更大。因此，在保障晶体管阵列的导电性能的前提下，本晶体管阵列的抗静电能力更好。另外，通过调整共用隔离层的宽度或者有源区的宽度，能够调整共用隔离层处的方块电阻，进而调整晶体管的抗静电性能，灵活性强且操作简便。 [0081] 为了描述上述晶体管阵列的制备方法，参见图7所示，图7是根据本申请实施例提供的一种晶体管阵列的制备方法的流程图，该方法包括以下步骤： [0082] 701、提供基底。 [0083] 在本申请实施例中，基底是指在半导体制造过程中作为基础层的物质，通常为硅片或者其他材料的薄片。在制备半导体器件时，需要在基底上进行多次沉积、温度处理、光刻、蚀刻等工艺步骤。例如，在制备由NMOS管组合成的晶体管阵列时，提供P型半导体基底。在制备由PMOS管组合成的晶体管阵列时，提供N型半导体基底。 [0084] 702、在基底上沿第一方向形成第一有源区、第二有源区和第三有源区。 [0085] 在本申请实施例中，有源区通常是通过在半导体基底中注入杂质生成。以制备由NMOS管组合成的晶体管阵列为例进行说明。参见图3所示，以单个晶体管单元为例，310为第一有源区，320为第二有源区，3301和3302为第三有源区中的两个子有源区。或者，参见图4所示，以单个晶体管单元为例，410为第一有源区，420为第二有源区，430为第三有源区中的单个子有源区。或者，参见图5所示，5101为第一有源区中的主体有源区，5102为第一有源区中的延伸有源区，520为第二有源区，5301和5302为第三有源区中的两个子有源区。相应的，参见图6所示，610为第一有源区，620为第二有源区，630为第三有源区。 [0086] 703、在第二有源区上形成栅极氧化物，通过多晶硅积淀生成多晶硅栅。 [0087] 在本申请实施例中，栅极氧化物通常是指一层二氧化硅薄膜，用于隔离栅极电极和基底，并控制电流只能在栅极和基底之间流动。通过多晶硅积淀在栅极氧化物上形成一层多晶硅作为栅极。此时可以采用化学气相沉积(CVD，Chemical Vapor Deposition)或者其他积淀技术，本申请实施例在此不进行限制。在积淀过程中，多晶硅材料会覆盖在栅极氧化物上，并填充在预定的栅极区域中。参见图6所示，6022为在第二有源区上形成的栅极。 [0088] 704、注入离子形成源区和多个漏区。 [0089] 在本申请实施例中，通过在基底中注入不同类型的离子，得到不同类型晶体管的源区和漏区。例如，在制备由NMOS管组合成的晶体管阵列时，通过在P型半导体基底中注入N型杂质形成源区域和多个漏区。在制备由PMOS管组合成的晶体管阵列时，通过在N型半导体基底中注入P型杂质形成源区域和多个漏区。参见图6所示，在第一有源区601上形成源区，在第二有源区602上形成漏区。 [0090] 705、覆盖无扩散掩膜版，在未覆盖区域生成硅化物扩散区，无扩散掩膜版位于第三有源区。 [0091] 在本申请实施例中，无扩散掩膜版用于指示在该掩膜版覆盖下的区域保持原始状态。无扩散掩膜版与共用隔离层的作用相同，均为防止金属硅化物的形成。通常通过光刻技术实现无扩散掩膜版的覆盖。在该掩膜版未覆盖的区域进行硅化物的扩散处理。硅化物通常指的是硅与其他金属元素在高温下反应形成的化合物。基于硅化物的良好的导电性和热稳定性，来减少电流在传输过程中的损耗，进而提高晶体管的导电性能。参见图6所示，在第三有源区603上覆盖无扩散掩膜版，在第一有源区601上和第二有源区602上形成硅化物扩散区，以提高导电性能。 [0092] 在一些实施例中，在源区上形成多个源极接触孔，通过金属线连接多个源极接触孔；对于任一漏区，在漏区上形成两个接触孔，通过金属线连接两个接触孔。参见图6所示，对于任一晶体管单元，604为源极接触孔，通过金属线605连接两个源极接触孔。需要说明的是，在共用源级结构中，通过金属线连接共用源级结构中多个晶体管单元的源极接触孔，以更好地与外部电路连接。 [0093] 为了更清晰地描述晶体管阵列的制备过程，参见图8所示，图8是根据本申请实施例提供的一种晶体管阵列的制备过程的示意图。按照此晶体管阵列的制备过程制备NMOS管或者PMOS管分别如下情形A和情形B所示。 [0094] 情形A：以制备由NMOS管组合成的晶体管阵列，且该晶体管阵列包含两个NMOS管为例进行说明。 [0095] 首先，参见图8(a)所示，提供基底801。为便于描述，基底也可以称为衬底。此时，该基底为P型半导体衬底。参见图8(b)所示，在该P型半导体衬底上形成有源区。为便于描述，将该有源区分为第一有源区802、第二有源区803和第三有源区804等三部分。其中，第一有源区802、第二有源区803和第三有源区804沿着第一方向分布。第三有源区804包括多个子有源区，也即，第三有源区804为镂空结构。 [0096] 其次，在不同有源区中进行不同处理，以得到源极、栅极以及漏极。参见图8(c)所示，在第二有源区803上形成栅极氧化物，通过多晶硅积淀得到多晶硅栅805，也就是指NMOS管的栅极。在第一有源区802中，通过注入N型离子形成源区，也就是指NMOS管的源极；在第二有源区803中，通过注入N型离子形成漏区，也就是指NMOS管的漏极。 [0097] 然后，参见图8(d)所示，在807区域中形成共用隔离层。可选地，在807区域中覆盖无扩散掩膜版。在806区域和808区域中形成金属硅化物层。也即，在未覆盖区域生成硅化物扩散区。 [0098] 最后，形成多个接触孔，以提供与外部电路的接触条件。参见图8(e)所示，809为示例性的源极接触孔，810为示例性的漏极接触孔，811为示例性的栅极接触孔。同时，采用金属线连接多个接触孔，参见图8(f)所示，812、813以及814均为金属线，分别用于连接NMOS管的源极、漏极以及栅极的接触孔。需要说明的是，将晶体管阵列中的所有晶体管单元的源级接触孔均进行连接，以形成多个NMOS管的共用源级结构。对于晶体管阵列中每个电极组的漏极接触孔和栅极接触孔，分别进行连接。 [0099] 情形B：以制备由PMOS管组合成的晶体管阵列，且该晶体管阵列包含两个NMOS管为例进行说明。 [0100] 首先，参见图8(a)所示，提供基底801。为便于描述，基底也可以称为衬底。此时，该基底为N型半导体衬底。参见图8(b)所示，在该N型半导体衬底上形成有源区。为便于描述，将该有源区分为第一有源区802、第二有源区803和第三有源区804等三部分。其中，第一有源区802、第二有源区803和第三有源区804沿着第一方向分布。第三有源区804包括多个子有源区，也即，第三有源区804为镂空结构。 [0101] 其次，在不同有源区中进行不同处理，以得到源极、栅极以及漏极。参见图8(c)所示，在第二有源区803上形成栅极氧化物，通过多晶硅积淀得到多晶硅栅805，也就是指PMOS管的栅极。在第一有源区802中，通过注入P型离子形成源区，也就是指PMOS管的源极；在第二有源区803中，通过注入P型离子形成漏区，也就是指PMOS管的漏极。 [0102] 然后，参见图8(d)所示，在807区域中形成共用隔离层。可选地，在807区域中覆盖无扩散掩膜版。在806区域和808区域中形成金属硅化物层。也即，在未覆盖区域生成硅化物扩散区。 [0103] 最后，形成多个接触孔，以提供与外部电路的接触条件。参见图8(e)所示，809为示例性的源极接触孔，810为示例性的漏极接触孔，811为示例性的栅极接触孔。同时，采用金属线连接多个接触孔，参见图8(f)所示，812、813以及814均为金属线，分别用于连接PMOS管的源极、漏极以及栅极的接触孔。需要说明的是，将晶体管阵列中的所有晶体管单元的源级接触孔均进行连接，以形成多个PMOS管的共用源级结构。对于晶体管阵列中每个电极组的漏极接触孔和栅极接触孔，分别进行连接。 [0104] 本申请实施例提供了一种晶体管阵列的制备方法，通过在制备过程中将多个晶体管单元的源极结构合并为共用源极端，使得无需单独将每个晶体管单元的源极和栅极之间的距离都增大，因此，大大节省了晶体管阵列所占的面积，有利于节省晶体管阵列的制造成本。同时，由于本方法所制备的晶体管阵列中的共用隔离层处的方块电阻大于传统晶体管阵列中的隔离层处的方块电阻，也就是说，与传统晶体管阵列相比，本方法所制备的晶体管阵列中每个晶体管单元的源极和栅极之间的电阻更大。因此，在保障晶体管阵列的导电性能的前提下，本方法所制备的晶体管阵列的抗静电能力更好。另外，通过调整共用隔离层的宽度或者有源区的宽度，能够调整共用隔离层处的方块电阻，进而调整晶体管的抗静电性能，灵活性强且操作简便。 [0105] 本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件完成，也可以通过程序来指令相关的硬件完成，程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。 [0106] 以上仅为本申请的可选实施例，并不用以限制本申请，凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。