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一种高低边集成MOS型功率开关
申请号	CN202410708161.X	申请日	2024-06-03	公开(公告)号	CN118610228A	公开(公告)日	2024-09-06
申请人	广州智明微电子科技有限公司;			发明人	张金平; 曾祥鑫; 宁宬成; 王永刚;
摘要	本发明属于功率半导体器件技术领域，公开了一种高低边集成MOS型功率开关。本发明首先提出一种高低边集成MOS型器件，在同一衬底上集成两个MOS器件，通过介质隔离区将两个MOS器件隔离，以抵挡器件之间的横向耐压，还通过低电阻率区或金属走线使一个MOS的源极和另一个MOS的漏极相连，低电阻率区或金属走线提供低阻抗通道，能够实现高效紧凑的串联连接，进一步可将控制电路和本发明高低边集成MOS型器件集成在同一衬底上，形成智能功率开关，利于减小芯片的占用面积，实现高功率密度，降低温度波动，减小传输延迟，降低电磁干扰等。本发明有助于实现高效的电流控制和开关管理，特别是在需要高电压和电流控制的应用场合，比如BUCK电路、BOOST电路以及半桥电路等等。
权利要求	1.一种高低边集成MOS型器件，其特征在于，其元胞结构包括从下至上依次层叠设置的第三金属化源极(110)、P+衬底(109)以及P-外延层(108)；在沿P-外延层(108)左右方向的中间位置设置第一沟槽(125)，第一沟槽(125)为纵向布置，且从P-外延层(108)的上表面向下延伸至P+衬底(109)的上表面；第一沟槽(125)内填充有介质材料(120)，以形成介质隔离区；第一沟槽(125)的左侧设有第三P+低电阻率区(121)，第三P+低电阻率区(121)也为纵向布置；第三P+低电阻率区(121)与第一沟槽(125)的左侧面相互接触；第三P+低电阻率区(121)的左侧设有第一P型基区(107)、第一N-漂移区(123)和第一平面栅结构；第一P型基区(107)、第一N-漂移区(123)均包含于P-外延层(108)中；第一P型基区(107)和第一N-漂移区(123)侧面相互接触的位于P-外延层(108)的左侧区域中的顶部，且第一P型基区(107)位于第一N-漂移区(123)的左侧；第一P型基区(107)包含第一P+低电阻率区(106)和第一N+源区(103)；第一P+低电阻率区(106)和第一N+源区(103)侧面相互接触的位于第一P型基区(107)的顶部左侧区域，且第一N+源区(103)位于第一P+低电阻率区(106)的右侧；第一P型基区(107)的顶部右侧区域位于第一N+源区(103)的右侧面与第一P型基区(107)的右侧面之间；第一N-漂移区(123)中包含第一N+漏区(122)；第一N+漏区(122)位于第一N-漂移区(123)的顶部右侧区域；第一N-漂移区(123)的顶部左侧区域位于第一N+漏区(122)的左侧面与第一N-漂移区(123)的左侧面之间；第一N-漂移区(123)和第一N+漏区(122)的右侧面均与第三P+低电阻率区(121)的左侧面相互接触；第一平面栅结构包含第一栅氧化层(102)和第一栅电极(101)；第一栅氧化层(102)的底面与第一N+源区(103)的顶面右侧部分区域、第一P型基区(107)的顶部右侧区域、以及第一N-漂移区(123)的顶部左侧区域均接触；第一栅电极(101)位于第一栅氧化层(102)的顶部表面；第一沟槽(125)的右侧设有第二P+低电阻率区(119)，第二P+低电阻率区(119)也为纵向布置；第二P+低电阻率区(119)与第一沟槽(125)的右侧面相互接触；第二P+低电阻率区(119)的右侧设有第二P型基区(117)、第二N-漂移区(112)和第二平面栅结构；第二P型基区(117)、第二N-漂移区(112)均包含在P-外延层(108)中；第二P型基区(117)和第二N-漂移区(112)侧面相互接触的位于P-外延层(108)的右侧区域中的顶部，且第二P型基区(117)位于第二N-漂移区(112)的左侧；第二P型基区(117)中包含第二N+源区(118)；第二N+源区(118)位于第二P型基区(117)的顶部左侧区域；第二P型基区(117)的顶部右侧区域位于第二N+源区(118)的右侧面与第二P型基区(117)的右侧面之间；第二P型基区(117)和第二N+源区(118)的左侧面均与第二P+低电阻率区(119)的右侧面相互接触；第二N-漂移区(112)中包含第二N+漏区(113)；第二N+漏区(113)位于第二N-漂移区(112)的顶部右侧区域；第二N-漂移区(112)的顶部左侧区域位于第二N+漏区(113)的左侧面与第二N-漂移区(112)的左侧面之间；第二平面栅结构包含第二栅氧化层(116)和第二栅电极(115)；第二栅氧化层(116)的底面与第二N+源区(118)的顶面右侧部分区域、第二P型基区(117)的顶部右侧区域、以及第二N-漂移区(112)的顶部左侧区域均接触；第二栅电极(115)位于第二栅氧化层(116)的顶部表面；在P-外延层(108)的上方设有绝缘层(124)；在绝缘层(124)上方设有第一金属化源极(104)、第一金属化漏极(126)、第二金属化源极(127)和第二金属化漏极(114)；在绝缘层(124)内设有通孔(105)；其中第一金属化源极(104)通过通孔(105)与第一P+低电阻率区(106)和第一N+源区(103)欧姆接触；第一金属化漏极(126)通过通孔(105)与第一N+漏区(122)和第三P+低电阻率区(121)欧姆接触；第二金属化源极(127)通过通孔(105)与第二P+低电阻率区(119)和第二N+源区(118)欧姆接触；第二金属化漏极(114)通过通孔(105)与第二N+漏区(113)欧姆接触。 2.一种高低边集成MOS型器件，其特征在于，其元胞结构包括从下至上依次层叠设置的P+衬底(109)以及P-外延层(108)；在沿P-外延层(108)左右方向的中间位置设置第一沟槽(125)，第一沟槽(125)为纵向布置，且从P-外延层(108)的上表面向下延伸至P+衬底(109)的上表面；第一沟槽(125)内填充有介质材料(120)，以形成介质隔离区；第一沟槽(125)的左侧设有第一P型基区(107)、第一N-漂移区(123)和第一平面栅结构；第一P型基区(107)、第一N-漂移区(123)均包含于P-外延层(108)中；第一P型基区(107)和第一N-漂移区(123)侧面相互接触的位于P-外延层(108)的左侧区域中的顶部，且第一P型基区(107)位于第一N-漂移区(123)的左侧；第一N-漂移区(123)的右侧面与第一沟槽(125)的左侧面相互接触；第一P型基区(107)包含第一P+低电阻率区(106)和第一N+源区(103)；第一P+低电阻率区(106)和第一N+源区(103)侧面相互接触的位于第一P型基区(107)的顶部左侧区域，且第一N+源区(103)位于第一P+低电阻率区(106)的右侧；第一P型基区(107)的顶部右侧区域位于第一N+源区(103)的右侧面与第一P型基区(107)的右侧面之间；第一N-漂移区(123)中包含第一N+漏区(122)；第一N+漏区(122)位于第一N-漂移区(123)的顶部右侧区域；第一N-漂移区(123)的顶部左侧区域位于第一N+漏区(122)的左侧面与第一N-漂移区(123)的左侧面之间；第一平面栅结构包含第一栅氧化层(102)和第一栅电极(101)；第一栅氧化层(102)的底面与第一N+源区(103)的顶面右侧部分区域、第一P型基区(107)的顶部右侧区域、以及第一N-漂移区(123)的顶部左侧区域均接触；第一栅电极(101)位于第一栅氧化层(102)的顶部表面；第一沟槽(125)的右侧设有第二P型基区(117)、第二N-漂移区(112)和第二平面栅结构；第二P型基区(117)、第二N-漂移区(112)均包含在P-外延层(108)中；第二P型基区(117)和第二N-漂移区(112)侧面相互接触的位于P-外延层(108)的右侧区域中的顶部，且第二P型基区(117)位于第二N-漂移区(112)的左侧；第二P型基区(117)的左侧面与第一沟槽(125)的右侧面相互接触；第二P型基区(117)中包含第二N+源区(118)和第二P+低电阻率区(119)；第二N+源区(118)和第二P+低电阻率区(119)侧面相互接触的位于第二P型基区(117)的顶部左侧区域，且第二N+源区(118)位于第二P+低电阻率区(119)的右侧；第二P型基区(117)的顶部右侧区域位于第二N+源区(118)的右侧面与第二P型基区(117)的右侧面之间；第二N-漂移区(112)中包含第二N+漏区(113)；第二N+漏区(113)位于第二N-漂移区(112)的顶部右侧区域；第二N-漂移区(112)的顶部左侧区域位于第二N+漏区(113)的左侧面与第二N-漂移区(112)的左侧面之间；第二平面栅结构包含第二栅氧化层(116)和第二栅电极(115)；第二栅氧化层(116)的底面与第二N+源区(118)的顶面右侧部分区域、第二P型基区(117)的顶部右侧区域、以及第二N-漂移区(112)的顶部左侧区域均接触；第二栅电极(115)位于第二栅氧化层(116)的顶部表面；在P-外延层(108)的上方设有绝缘层(124)；在绝缘层(124)上方设有第一金属化源极(104)、第二金属化源极(127)和第二金属化漏极(114)；在绝缘层(124)内设有通孔(105)；其中第一金属化源极(104)通过通孔(105)与第一P+低电阻率区(106)和第一N+源区(103)欧姆接触；第二金属化源极(127)通过通孔(105)与第一N+漏区(122)、第二P+低电阻率区(119)和第二N+源区(118)欧姆接触；第二金属化漏极(114)通过通孔(105)与第二N+漏区(113)欧姆接触。 3.根据权利要求1或2所述的高低边集成MOS型器件，其特征在于，所述介质材料(120)采用二氧化硅、氮化硅、氧化铝、硼磷硅玻璃、蓝宝石或氧化铪。 4.根据权利要求1或2所述的高低边集成MOS型器件，其特征在于，所述绝缘层(124)采用硼磷硅玻璃、二氧化硅、苯并环丁烯、氧化铝、蓝宝石或氧化铪。 5.根据权利要求1所述的高低边集成MOS型器件，其特征在于，所述第三金属化源极(110)、第一金属化源极(104)、第一金属化漏极(126)、第二金属化源极(127)和第二金属化漏极(114)的材质采用铝、铜、金或银中的一种或多种。 6.一种高低边集成MOS型器件，其特征在于，其元胞结构包括从下至上依次层叠设置的第一金属化漏极(210)、N+衬底(209)以及P-深阱区(208)；在沿P-深阱区(208)左右方向的中间位置设置第一沟槽(225)；第一沟槽(225)为纵向布置，且从P-深阱区(208)的上表面向下延伸到N+衬底(209)的上表面；第一沟槽(225)内填充有介质材料(220)，以形成介质隔离区；第一沟槽(225)的左侧设有第一N+低电阻率区(222)，第一N+低电阻率区(222)也为纵向布置，且第一N+低电阻率区(222)与第一沟槽(225)的左侧面相互接触；第一N+低电阻率区(222)左侧设有第一P型基区(207)、第一N-漂移区(223)和第一平面栅结构；第一P型基区(207)、第一N-漂移区(223)均包含于P-深阱区(208)中；第一P型基区(207)和第一N-漂移区(223)侧面相互接触的位于P-深阱区(208)的左侧区域中的顶部，且第一P型基区(207)位于第一N-漂移区(223)的左侧；第一N-漂移区(223)的右侧面与第一N+低电阻率区(222)的左侧面相互接触；第一P型基区(207)中包含第一P+低电阻率区(206)和第一N+源区(203)；第一P+低电阻率区(206)和第一N+源区(203)侧面相互接触的位于第一P型基区(207)的顶部左侧区域，且第一N+源区(203)位于第一P+低电阻率区(206)的右侧；第一P型基区(207)的顶部右侧区域位于第一N+源区(203)的右侧面与第一P型基区(207)的右侧面之间；第一平面栅结构包含第一栅氧化层(202)和第一栅电极(201)；第一栅氧化层(202)的底面与第一N+源区(203)的顶面右侧部分区域、第一P型基区(207)的顶部右侧区域、以及第一N-漂移区(223)的顶面左侧部分区域均接触；第一栅电极(201)位于第一栅氧化层(202)的顶部表面；第一沟槽(225)的右侧设有第二N+低电阻率区(221)，第二N+低电阻率区(221)也为纵向布置，且第二N+低电阻率区(221)与第一沟槽(225)的右侧面相互接触；第二N+低电阻率区(221)右侧设有第二P型基区(217)、第二N-漂移区(212)和第二平面栅结构；第二P型基区(217)和第二N-漂移区(212)均包含于P-深阱区(208)中；第二P型基区(217)和第二N-漂移区(212)侧面相互接触的位于P-深阱区(208)的右侧区域中的顶部，且第二P型基区(217)位于第二N-漂移区(212)的左侧；第二P型基区(217)中包含第二N+源区(218)和第二P+低电阻率区(219)；第二N+源区(218)和第二P+低电阻率区(219)侧面相互接触的位于第二P型基区(217)的顶部左侧区域，且第二N+源区(218)位于第二P+低电阻率区(219)的右侧；第二P型基区(217)的顶部右侧区域位于第二N+源区(218)的右侧面与第二P型基区(217)的右侧面之间；第二P型基区(217)和第二P+低电阻率区(219)的左侧面均与第二N+低电阻率区(221)的右侧面相互接触；第二N-漂移区(212)中包含第二N+漏区(213)；第二N+漏区(213)位于第二N-漂移区(212)的顶部右侧区域；第二N-漂移区(212)的顶部左侧区域位于第二N+漏区(213)的左侧面与第二N-漂移区(212)的左侧面之间；第二平面栅结构包含第二栅氧化层(216)和第二栅电极(215)；第二栅氧化层(216)的底面与第二N+源区(218)的顶面右侧部分区域、第二P型基区(217)的顶部右侧区域、以及第二N-漂移区(212)的顶部左侧区域均接触；第二栅电极(215)位于第二栅氧化层(216)的顶部表面；在P-深阱区(208)的上方设有绝缘层(224)；在绝缘层(224)上方设有第一金属化源极(204)、第二金属化源极(226)和第二金属化漏极(214)；在绝缘层(224)内设有通孔(205)；其中第一金属化源极(204)通过通孔(205)与第一P+低电阻率区(206)和第一N+源区(203)欧姆接触；第二金属化源极(226)通过通孔(205)与第二N+低电阻率区(221)、第二N+源区(218)和第二P+低电阻率区(219)欧姆接触；第二金属化漏极(214)通过通孔(205)与第二N+漏区(213)欧姆接触。 7.一种高低边集成MOS型器件，其特征在于，其元胞结构包括从下至上依次层叠设置的N+衬底(209)以及P-深阱区(208)；在沿P-深阱区(208)左右方向的中间位置设置第一沟槽(225)；第一沟槽(225)为纵向布置，且从P-深阱区(208)的上表面向下延伸到N+衬底(209)的上表面；第一沟槽(225)内填充有介质材料(220)，以形成介质隔离区；第一沟槽(225)的左侧设有第一P型基区(207)、第一N-漂移区(223)和第一平面栅结构；第一P型基区(207)、第一N-漂移区(223)均包含于P-深阱区(208)中；第一P型基区(207)和第一N-漂移区(223)侧面相互接触的位于P-深阱区(208)的左侧区域中的顶部，且第一P型基区(207)位于第一N-漂移区(223)的左侧；第一N-漂移区(223)的右侧面与第一沟槽(225)的左侧面相互接触；第一P型基区(207)中包含第一P+低电阻率区(206)和第一N+源区(203)；第一P+低电阻率区(206)和第一N+源区(203)侧面相互接触的位于第一P型基区(207)的顶部左侧区域，且第一N+源区(203)位于第一P+低电阻率区(206)的右侧；第一P型基区(207)的顶部右侧区域位于第一N+源区(203)的右侧面与第一P型基区(207)的右侧面之间；第一N-漂移区(223)中包含第一N+低电阻率区(222)；第一N+低电阻率区(222)位于第一N-漂移区(223)的顶部右侧区域，第一N-漂移区(223)的顶部左侧区域位于第一N+低电阻率区(222)的左侧面与第一N-漂移区(223)的左侧面之间；第一平面栅结构包含第一栅氧化层(202)和第一栅电极(201)；第一栅氧化层(202)的底面与第一N+源区(203)的顶面右侧部分区域、第一P型基区(207)的顶部右侧区域、以及第一N-漂移区(223)的顶部左侧区域均接触；第一栅电极(201)位于第一栅氧化层(202)的顶部表面；第一沟槽(225)的右侧设有第二P型基区(217)、第二N-漂移区(212)和第二平面栅结构；第二P型基区(217)和第二N-漂移区(212)均包含于P-深阱区(208)中；第二P型基区(217)和第二N-漂移区(212)侧面相互接触的位于P-深阱区(208)的右侧区域中的顶部，且第二P型基区(217)位于第二N-漂移区(212)的左侧；第二P型基区(217)的左侧面与第一沟槽(225)的右侧面相互接触；第二P型基区(217)中包含第二N+源区(218)和第二P+低电阻率区(219)；第二N+源区(218)和第二P+低电阻率区(219)侧面相互接触的位于第二P型基区(217)的顶部左侧区域，且第二N+源区(218)位于第二P+低电阻率区(219)的右侧；第二P型基区(217)的顶部右侧区域位于第二N+源区(218)的右侧面与第二P型基区(217)的右侧面之间；第二N-漂移区(212)中包含第二N+漏区(213)；第二N+漏区(213)位于第二N-漂移区(212)的顶部右侧区域；第二N-漂移区(212)的顶部左侧区域位于第二N+漏区(213)的左侧面与第二N-漂移区(212)的左侧面之间；第二平面栅结构包含第二栅氧化层(216)和第二栅电极(215)；第二栅氧化层(216)的底面与第二N+源区(218)的顶面右侧部分区域、第二P型基区(217)的顶部右侧区域、以及第二N-漂移区(212)的顶部左侧区域均接触；第二栅电极(215)位于第二栅氧化层(216)的顶部表面；在P-深阱区(208)的上方设有绝缘层(224)；在绝缘层(224)上方设有第一金属化源极(204)、第二金属化源极(226)和第二金属化漏极(214)；在绝缘层(224)内设有通孔(205)；其中第一金属化源极(204)通过通孔(205)与第一P+低电阻率区(206)和第一N+源区(203)欧姆接触；第二金属化源极(226)通过通孔(205)与第一N+低电阻率区(222)、第二N+源区(218)和第二P+低电阻率区(219)欧姆接触；第二金属化漏极(214)通过通孔(205)与第二N+漏区(213)欧姆接触。 8.根据权利要求6或7所述的高低边集成MOS型器件，其特征在于，所述介质材料(220)采用二氧化硅、氮化硅、氧化铝、硼磷硅玻璃、蓝宝石或氧化铪。 9.根据权利要求6或7所述的高低边集成MOS型器件，其特征在于，所述绝缘层(224)采用硼磷硅玻璃、二氧化硅、苯并环丁烯、氧化铝、蓝宝石或氧化铪。 10.根据权利要求6所述的高低边集成MOS型器件，其特征在于，所述第一金属化漏极(210)、第一金属化源极(204)、第二金属化源极(226)和第二金属化漏极(214)的材质采用铝、铜、金或银中的一种或多种。 11.一种高低边集成MOS型功率开关，包括控制电路以及高低侧器件，高低侧器件和控制电路集成在同一衬底上并电连接；其特征在于，所述控制电路包括驱动电路，用于驱动所述高低侧器件；所述高低侧器件采用如权利要求1至10任一项所述的高低边集成MOS型器件。
说明书全文	一种高低边集成MOS型功率开关技术领域 [0001] 本发明属于功率半导体器件技术领域，特别涉及一种高低边集成MOS型功率开关。背景技术 [0002] 传统的基于MOS器件的电子电力电路，比如BUCK、BOOST及半桥等电路，它们均具备功率转换功能，使用集成电路完成功率转换功能通常需要控制电路、与输入电压电耦合的直流高侧器件、以及与地电耦合的直流低侧器件。例如在同步降压转换器(sync buckconverter)中，通过使高侧器件和低侧器件交替工作来进行功率转换从而降低电压，其中，由控制电路进行效率高且功耗低的开关和控制功能，因此高低侧器件可以被当作是一个功率开关。 [0003] 控制电路通常包括逻辑电路、保护电路和驱动电路，那么控制电路和高低侧器件可以合称为智能功率开关。作为智能功率开关的输出级部分，即高低侧器件，往往需要用到两个串联配置的MOS器件，其中一个MOS的源极与另一个MOS的漏极相连，如图1至图3中的虚线框所示。传统的解决方案是使用两个分立的MOS器件和一个驱动芯片在PCB板上连接，然而，此种方案占用PCB板面积较大，布线长度较长，寄生电感、电容、电阻较大，从而影响信号传输延迟和增加电磁干扰，同时还存在多个封装焊接点可能带来的可靠性问题等。 [0004] 为了解决传统方案的弊端，可以将两个串联的金属氧化物半导体场效应晶体管(Metal-Oxide-SemiconductorField-Effect Transistor,MOSFET)芯片集成到单个封装中，从而减小面积、传输延迟等问题，但是两个MOSFET芯片间仍然需要焊接线连接，会带来额外的寄生电感、电容、电阻，芯片的集成度比较低，另外，两个MOSFET芯片分别通过外部控制电路对各自的栅极进行控制，使其交替开关，开启的时候器件温度会升高，关闭的时候器件温度会降低，两个MOSFET芯片虽然集成到单个封装中，但仍然是相互独立的，那么温度传播可能不均匀，导致温度波动比较大，进而可能使焊接线脱落，从而引起可靠性问题。发明内容 [0005] 针对上述技术问题，本发明的目的之一在于提出一种高低边集成MOS型器件，通过将两个MOSFET集成到单一的硅片上，不仅通过介质隔离区将两个MOS器件隔离，从而抵挡器件之间的横向耐压，还通过低电阻区或金属走线使一个MOS的源极和另一个MOS的漏极相连接，低电阻率区或金属走线提供低阻抗通道，从而形成一个高效紧凑的串联连接的单芯片解决方案，利于减小芯片占用PCB板的面积，实现高功率密度，降低温度波动，减小传输延迟，降低电磁干扰等。 [0006] 本发明为了实现上述目的，采用如下技术方案： [0007] 一种高低边集成MOS型器件，其元胞结构包括从下至上依次层叠设置的第三金属化源极、P+衬底以及P-外延层； [0008] 在沿P-外延层左右方向的中间位置设置第一沟槽，第一沟槽为纵向布置，且从P-外延层的上表面向下延伸至P+衬底的上表面； [0009] 第一沟槽内填充有介质材料，以形成介质隔离区； [0010] 第一沟槽的左侧设有第三P+低电阻率区，第三P+低电阻率区也为纵向布置；第三P+低电阻率区与第一沟槽的左侧面相互接触； [0011] 第三P+低电阻率区的左侧设有第一P型基区、第一N-漂移区和第一平面栅结构；第一P型基区、第一N-漂移区均包含于P-外延层中； [0012] 第一P型基区和第一N-漂移区侧面相互接触的位于P-外延层的左侧区域中的顶部，且第一P型基区位于第一N-漂移区的左侧； [0013] 第一P型基区包含第一P+低电阻率区和第一N+源区；第一P+低电阻率区和第一N+源区侧面相互接触的位于第一P型基区的顶部左侧区域，且第一P+低电阻率区位于第一N+源区的左侧；第一P型基区的顶部右侧区域位于第一N+源区的右侧面与第一P型基区的右侧面之间； [0014] 第一N-漂移区中包含第一N+漏区；第一N+漏区位于第一N-漂移区的顶部右侧区域；第一N-漂移区的顶部左侧区域位于第一N+漏区的左侧面与第一N-漂移区的左侧面之间； [0015] 第一N-漂移区和第一N+漏区的右侧面均与第三P+低电阻率区的左侧面相互接触； [0016] 第一平面栅结构包含第一栅氧化层和第一栅电极； [0017] 第一栅氧化层的底面与第一N+源区的顶面右侧部分区域、第一P型基区的顶部右侧区域、以及第一N-漂移区的顶部左侧区域均接触； [0018] 第一栅电极位于第一栅氧化层的顶部表面； [0019] 第一沟槽的右侧设有第二P+低电阻率区，第二P+低电阻率区也为纵向布置；第二P+低电阻率区与第一沟槽的右侧面相互接触； [0020] 第二P+低电阻率区的右侧设有第二P型基区、第二N-漂移区和第二平面栅结构；第二P型基区、第二N-漂移区均包含在P-外延层中； [0021] 第二P型基区和第二N-漂移区侧面相互接触的位于P-外延层的右侧区域中的顶部，且第二P型基区位于第二N-漂移区的左侧； [0022] 第二P型基区中包含第二N+源区； [0023] 第二N+源区位于第二P型基区的顶部左侧区域；第二P型基区的顶部右侧区域位于第二N+源区的右侧面与第二P型基区的右侧面之间； [0024] 第二N+源区和第二P型基区的左侧面均与第二P+低电阻率区的右侧面相互接触； [0025] 第二N-漂移区中包含第二N+漏区； [0026] 第二N+漏区位于第二N-漂移区的顶部右侧区域；第二N-漂移区的顶部左侧区域位于第二N+漏区的左侧面与第二N-漂移区的左侧面之间； [0027] 第二平面栅结构包含第二栅氧化层和第二栅电极； [0028] 第二栅氧化层的底面与第二N+源区的顶面右侧部分区域、第二P型基区的顶部右侧区域、以及第二N-漂移区顶部左侧区域均接触； [0029] 第二栅电极位于第二栅氧化层的顶部表面； [0030] 在P-外延层的上方设有绝缘层；在绝缘层上方设有第一金属化源极、第一金属化漏极、第二金属化源极和第二金属化漏极； [0031] 在绝缘层内设有通孔；其中第一金属化源极通过通孔与第一P+低电阻率区和第一N+源区欧姆接触；第一金属化漏极通过通孔与第一N+漏区和第三P+低电阻率区欧姆接触；第二金属化源极通过通孔与第二P+低电阻率区和第二N+源区欧姆接触；第二金属化漏极通过通孔与第二N+漏区欧姆接触。 [0032] 此外，在上述高低边集成MOS型器件结构的基础上，本发明还提出了一种新的高低边集成MOS型器件，在新的高低边集成MOS型器件中，将第三P+低电阻率区去掉，将第一金属化漏极、第二金属化源极合并为第二金属化源极，将第二P+低电阻率区的Source_down结构改为常规的LDMOS结构，将第三金属化源极去掉，其他结构可参考上述高低边集成MOS型器件的结构。 [0033] 此外，本发明还提出了一种区别于上述两种高低边集成MOS型器件结构的高低边集成MOS型器件，其采用如下技术方案： [0034] 一种高低边集成MOS型器件，其元胞结构包括从下至上依次层叠设置的第一金属化漏极、N+衬底以及P-深阱区； [0035] 在沿P-深阱区左右方向的中间位置设置第一沟槽；第一沟槽为纵向布置，且从P-深阱区的上表面向下延伸到N+衬底的上表面； [0036] 第一沟槽内填充有介质材料，以形成介质隔离区； [0037] 第一沟槽的左侧设有第一N+低电阻率区，第一N+低电阻率区也为纵向布置，且第一N+低电阻率区与第一沟槽的左侧面相互接触； [0038] 第一N+低电阻率区左侧设有第一P型基区、第一N-漂移区和第一平面栅结构；第一P型基区、第一N-漂移区均包含于P-深阱区中； [0039] 第一P型基区和第一N-漂移区侧面相互接触的位于P-深阱区的左侧区域中的顶部，且第一P型基区位于第一N-漂移区的左侧； [0040] 第一N-漂移区的右侧面与第一N+低电阻率区的左侧面相互接触； [0041] 第一P型基区中包含第一P+低电阻率区和第一N+源区；第一P+低电阻率区和第一N+源区侧面相互接触的位于第一P型基区的顶部左侧区域，且第一N+源区位于第一P+低电阻率区的右侧；第一P型基区的顶部右侧区域位于第一N+源区的右侧面与第一P型基区的右侧面之间； [0042] 第一平面栅结构包含第一栅氧化层和第一栅电极； [0043] 第一栅氧化层的底面与第一N+源区的顶面右侧部分区域、第一P型基区的顶部右侧区域、以及第一N-漂移区的顶面左侧部分区域均接触； [0044] 第一栅电极位于第一栅氧化层的顶部表面； [0045] 第一沟槽的右侧设有第二N+低电阻率区，第二N+低电阻率区也为纵向布置，且第二N+低电阻率区与第一沟槽的右侧面相互接触； [0046] 第二N+低电阻率区右侧设有第二P型基区、第二N-漂移区和第二平面栅结构；第二P型基区和第二N-漂移区均包含于P-深阱区中； [0047] 第二P型基区和第二N-漂移区侧面相互接触的位于P-深阱区的右侧区域中的顶部，且第二P型基区位于第二N-漂移区的左侧； [0048] 第二P型基区中包含第二N+源区和第二P+低电阻率区；第二N+源区和第二P+低电阻率区侧面相互接触的位于第二P型基区的顶部左侧区域，且第二N+源区位于第二P+低电阻率区的右侧；第二P型基区的顶部右侧区域位于第二N+源区的右侧面与第二P型基区的右侧面之间； [0049] 第二P型基区和第二P+低电阻率区的左侧面均与第二N+低电阻率区的右侧面相互接触； [0050] 第二N-漂移区中包含第二N+漏区； [0051] 第二N+漏区位于第二N-漂移区的顶部右侧区域；第二N-漂移区的顶部左侧区域位于第二N+漏区的左侧面与第二N-漂移区的左侧面之间； [0052] 第二平面栅结构包含第二栅氧化层和第二栅电极； [0053] 第二栅氧化层的底面与第二N+源区的顶面右侧部分区域、第二P型基区的顶部右侧区域、以及第二N-漂移区的顶部左侧区域均接触； [0054] 第二栅电极位于第二栅氧化层的顶部表面； [0055] 在P-深阱区的上方设有绝缘层；在绝缘层上方设有第一金属化源极、第二金属化源极和第二金属化漏极； [0056] 在绝缘层内设有通孔；其中第一金属化源极通过通孔与第一P+低电阻率区和第一N+源区欧姆接触；第二金属化源极通过通孔与第二N+低电阻率区、第二N+源区和第二P+低电阻率区欧姆接触；第二金属化漏极通过通孔与第二N+漏区欧姆接触。 [0057] 此外，在上述高低边集成MOS型器件结构的基础上，本发明还提出了一种新的高低边集成MOS型器件，在新的高低边集成MOS型器件中，将第二N+低电阻率区去掉，将第一N+低电阻率区的Drain_down结构改为常规的LDMOS结构，第二金属化源极通过通孔与第二N+源区和第二P+低电阻率区进行欧姆接触之外，还通过通孔与第一N+低电阻率区同时进行欧姆接触，将第一金属化漏极去掉，其他结构与上述高低边集成MOS型器件的结构相同。 [0058] 此外，在上述几种高低边集成MOS型器件的基础上，还可以进一步将控制电路部分与高低边集成MOS型器件集成在一起，组成智能功率开关。 [0059] 具体而言，高低边集成MOS型功率开关，包括控制电路以及高低侧器件，高低侧器件和控制电路集成在同一衬底上并电连接；控制电路包括驱动电路，用于驱动高低侧器件。 [0060] 其中，高低侧器件采用如上面所述的高低边集成MOS型器件中的任意一种均可。 [0061] 本发明通过将控制电路部分与高低边集成MOS型器件集成在一起，组成智能功率开关的方式，极大减小了占用PCB板的面积，提高了集成度，降低了传输延迟和电磁干扰等。 [0062] 本发明具有如下优点： [0063] 如上所述，本发明提供了一种高低边集成MOS型器件，该高低边集成MOS型器件采用单芯片集成方案，即在同一衬底上集成两个MOS器件，不仅通过介质隔离区将两个MOS器件隔离，从而抵挡器件之间的横向耐压，还通过低电阻区或金属走线使一个MOS的源极和另一个MOS的漏极相连接，低电阻率区或金属走线提供低阻抗通道，实现了高效紧凑的串联连接，在上述高低边集成MOS型器件的基础上，可进一步将控制电路和本发明所提高低边集成MOS型器件集成在同一衬底上，形成高低边集成MOS型功率开关，即智能功率开关，减小了芯片占用PCB板的面积，实现了高功率密度，降低了温度波动，减小了传输延迟，降低了电磁干扰等问题。本发明所提单芯片集成方案有助于实现高效的电流控制和开关管理，特别是在需要高电压和电流控制的应用场合，比如BUCK电路、BOOST电路以及半桥电路等等。附图说明 [0064] 图1为BUCK电路的结构示意图； [0065] 图2为BOOST电路的结构示意图； [0066] 图3为半桥电路的结构示意图； [0067] 图4为本发明实施例1中高低边集成MOS型器件的结构示意图； [0068] 图5为本发明实施例1中高低边集成MOS型器件的等效结构图； [0069] 图6为本发明实施例2中高低边集成MOS型器件的结构示意图； [0070] 图7为本发明实施例3中高低边集成MOS型器件的结构示意图； [0071] 图8为本发明实施例3中高低边集成MOS型器件的等效结构图； [0072] 图9为本发明实施例4中高低边集成MOS型器件的结构示意图； [0073] 图10为本发明实施例5中高低边集成MOS型功率开关的电路模块图。具体实施方式 [0074] 下面结合附图以及具体实施方式对本发明作进一步详细说明： [0075] 在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。 [0076] 此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个、三个等，除非另有明确具体的限定。 [0077] 在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。 [0078] 在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。 [0079] 在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。 [0080] 实施例1 [0081] 传统的基于MOS器件的电子电力电路中，实现两个MOS串联配置的方案是利用封装技术将两个独立的MOSFET封装到一个单独的外壳中。合封技术需要将两个分别在不同硅片上制造的MOSFET放入同一个封装内，虽然能够将两个器件物理地放置在一起，但它们在电气上仍然是独立的，并且可能会受到来自对方的电磁干扰以及在热管理和信号完整性方面的挑战。 [0082] 本实施例1提出了一种高低边集成MOS型器件，将两个MOS集成在同一衬底上，LDMOS2的源极和LDMOS1的漏极通过P+低电阻率区连接，而传统封装集成是通过焊接线连接，本发明所提单芯片集成方案，不仅减小了面积，还消除了MOS之间的焊接线和焊接点,减小了额外的电感、电容和电阻。集成在一起可以综合两种器件的优点，可以提高器件的工作稳定性和强度、改善开关速度、降低导通损耗、提高效率等，使得器件在高功率、高频率、高温度等工作条件下都有更好的性能表现。此种结构采用Source_down技术，通过P+低电阻率区的注入实现垂直电流和LDMOS横向功率MOSFET的结合，横向器件Qg小可以增强驱动能力，提高转换速度和响应时间；垂直电流可提供高电流密度，利用电荷平衡原理，实现N-漂移区高掺杂，获得低导通电阻Ron。同时横向器件具备较高的击穿电压和较好的频率特性，具有沟槽MOSFET技术的优异阻抗性能，又保有极低的电荷特性，大幅改善切换损耗及驱动损耗，该结构能够提高大功率计算、网络、服务器系统和电源中的能源利用率，可以在一个芯片上提供宽广的工作范围。另外该结构中有介质隔离区，可以使器件元胞做的面积比较小，同样的芯片面积，单元尺寸更小，就可以制作更多单元，提高晶胞和沟道单位密度，进一步降低导通电阻，电流密度更高，如果没有介质隔离区，想要分隔LDMOS1和LDMOS2的器件特性互相不受影响，它们之间会有一定距离的P-外延层来阻挡，将会使元胞面积增大，进而增加成本。 [0083] 如图4所示，本实施例中高低边集成MOS型器件，其元胞结构包括从下至上依次层叠设置的第三金属化源极110、P+衬底109以及P-外延层108。 [0084] 在沿P-外延层108左右方向的中间位置设置第一沟槽125，第一沟槽125为纵向布置，且从P-外延层108的上表面向下延伸至P+衬底109的上表面。 [0085] 需要说明的是，此处定义的左右和上下方向，是相对于图中展示的状态而言的，目的是为了能够更加清楚的对本发明进行说明，该方向与实际中的方向可能相同，也可能不同。 [0086] 第一沟槽125内填充有介质材料120，以形成介质隔离区。本实施例中介质材料220例如采用二氧化硅、氮化硅、氧化铝、硼磷硅玻璃、蓝宝石或氧化铪等。 [0087] 第一沟槽125的左侧设有第三P+低电阻率区121，第三P+低电阻率区121也为纵向布置，且从P-外延层108的上表面向下延伸至P+衬底109的上表面。 [0088] 第三P+低电阻率区121的右侧面与第一沟槽125的左侧面相互接触。 [0089] 第三P+低电阻率区121的左侧设有第一P型基区107、第一N-漂移区123和第一平面栅结构；第一P型基区107、第一N-漂移区123均包含于P-外延层108中。 [0090] 第一P型基区107和第一N-漂移区123侧面相互接触的位于P-外延层108的左侧区域中的顶部，且第一P型基区107位于第一N-漂移区123的左侧，如图4所示。 [0091] P-外延层108的左侧区域，是指P-外延层108位于第三P+低电阻率区121左侧的区域。 [0092] 第一P型基区107包含第一P+低电阻率区106和第一N+源区103。 [0093] 第一P+低电阻率区106和第一N+源区103侧面相互接触的位于第一P型基区107的顶部左侧区域，且第一N+源区103位于第一P+低电阻率区106的右侧。 [0094] 第一P型基区107的顶部右侧区域位于第一N+源区103的右侧面与第一P型基区107的右侧面之间，使第一N+源区103与第一P型基区107的右侧面之间存在一定距离间隔。 [0095] 第一N-漂移区123中包含第一N+漏区122。 [0096] 第一N+漏区122位于第一N-漂移区123的顶部右侧区域。第一N-漂移区123的顶部左侧区域位于第一N+漏区122的左侧面与第一N-漂移区123的左侧面之间，使第一N+漏区122与第一N-漂移区123的左侧面之间存在一定距离间隔。 [0097] 第一N-漂移区123和第一N+漏区122的右侧面与第三P+低电阻率区121的左侧面相互接触。 [0098] 第一平面栅结构位于P-外延层108的左侧区域的上方，更为具体的，第一平面栅结构位于第一P型基区107的顶部右侧区域上方，如图4所示。 [0099] 第一平面栅结构包含第一栅氧化层102和第一栅电极101。 [0100] 第一栅氧化层102的底面与第一N+源区103的顶面右侧部分区域、第一P型基区107的顶部右侧区域、以及第一N-漂移区123的顶部左侧区域均接触。 [0101] 第一栅电极101位于第一栅氧化层102的顶部表面。 [0102] 第一平面栅结构、第一P+低电阻率区106、第一N+源区103、第一N+漏区122、第一P型基区107、第一N-漂移区123、P-外延层108和P+衬底109，该部分可构成横向双扩散金属氧化物半导体场效应管(Lateral Double-diffused Metal Oxide Semiconductor FieldEffect Transistor，LDMOSFET)，可简称为LDMOS1，在本实施例中是指N沟道LDMOS器件。 [0103] 第一沟槽125的右侧设有第二P+低电阻率区119，第二P+低电阻率区119也为纵向布置，且从P-外延层108的上表面向下延伸至P+衬底109的上表面。 [0104] 第二P+低电阻率区119的左侧面与第一沟槽125的右侧面相互接触。 [0105] 第二P+低电阻率区119的右侧设有第二P型基区117、第二N-漂移区112和第二平面栅结构。第二P型基区117、第二N-漂移区112均包含在P-外延层108中。 [0106] 第二P型基区117和第二N-漂移区112侧面相互接触的位于P-外延层108的右侧区域中的顶部，且第二P型基区117位于第二N-漂移区112的左侧。 [0107] P-外延层108的右侧区域，是指P-外延层108位于第二P+低电阻率区119右侧的区域。 [0108] 第二P型基区117中包含第二N+源区118。 [0109] 第二N+源区118位于第二P型基区117的顶部左侧区域；第二P型基区117的顶部右侧区域位于第二N+源区118的右侧面与第二P型基区117的右侧面之间，使得第二N+源区118与第二P型基区117的右侧面之间存在一定距离间隔。 [0110] 第二P型基区117和第二N+源区118的左侧面均与第二P+低电阻率区119的右侧面相互接触。 [0111] 第二N-漂移区112中包含第二N+漏区113。 [0112] 第二N+漏区113位于第二N-漂移区112的顶部右侧区域；第二N-漂移区112的顶部左侧区域位于第二N+漏区113的左侧面与第二N-漂移区112的左侧面之间，使得第二N+漏区113与第二N-漂移区112的左侧面之间存在一定距离间隔。 [0113] 第二平面栅结构位于P-外延层108的右侧区域的上方，更为具体的，第二平面栅结构位于第二P型基区117的顶部右侧区域上方，如图4所示。 [0114] 第二平面栅结构包含第二栅氧化层116和第二栅电极115。 [0115] 第二栅氧化层116的底面与第二N+源区118的顶面右侧部分区域、第二P型基区117的顶部右侧区域、以及第二N-漂移区112的顶部左侧区域均接触。 [0116] 第二栅电极115位于第二栅氧化层116的顶部表面。 [0117] 第二平面栅结构、第二P+低电阻率区119、第二N+源区118、第二N+漏区113、第二P型基区117、第二N-漂移区112、P-外延层108和P+衬底109，该部分可构成横向双扩散金属氧化物半导体场效应管(Lateral Double-diffused Metal Oxide Semiconductor FieldEffect Transistor，LDMOSFET)，可简称为LDMOS2，在本实施例中是指N沟道LDMOS器件。 [0118] 在P-外延层108的上方设有绝缘层124。本实施例中绝缘层124的材质例如可采用硼磷硅玻璃、二氧化硅、苯并环丁烯、氧化铝、蓝宝石或氧化铪等。 [0119] 在绝缘层124上方设有第一金属化源极104、第一金属化漏极126、第二金属化源极127和第二金属化漏极114。其中，第一金属化源极104位于第一P+低电阻率区106和第一N+源区103的上方；第一金属化漏极126位于第一N+漏区122和第三P+低电阻率区121的上方；第二金属化源极127位于第二P+低电阻率区119和第二N+源区118的上方；第二金属化漏极114位于第二N+漏区113的上方。 [0120] 在绝缘层124内设有通孔105，如图4所示。第一金属化源极104通过通孔105与第一P+低电阻率区106和第一N+源区103欧姆接触；第一金属化漏极126通过通孔105与第一N+漏区122和第三P+低电阻率区121欧姆接触；第二金属化源极127通过通孔105与第二P+低电阻率区119和第二N+源区118欧姆接触；第二金属化漏极114通过通孔105与第二N+漏区113欧姆接触。需要说明的是，本实施例对于通孔105的数量并不做具体限制。 [0121] 例如，第一金属化源极104可以通过两个通孔105与第一P+低电阻率区106和第一N+源区103分别进行欧姆接触，如图4所示。当然，第一金属化源极104还可以通过一个通孔105与第一P+低电阻率区106和第一N+源区103同时进行欧姆接触。 [0122] 同理，第一金属化漏极126可以通过两个通孔105与第一N+漏区122和第三P+低电阻率区121分别进行欧姆接触，如图4所示。当然，第一金属化漏极126还可以通过一个通孔105与第一N+漏区122和第三P+低电阻率区121同时进行欧姆接触。 [0123] 同理，第二金属化源极127也可以通过两个通孔105与第二P+低电阻率区119和第二N+源区118分别进行欧姆接触，如图4所示。当然，第二金属化源极127也可以通过一个通孔105与第二P+低电阻率区119和第二N+源区118同时进行欧姆接触。 [0124] 本实施例中的金属化引脚，第三金属化源极110、第一金属化源极104、第一金属化漏极126、第二金属化源极127和第二金属化漏极114的材质采用铝、铜、金或银中的一种或多种。 [0125] 如图4所示，本实施例中结构的左侧部分是由第一平面栅结构、第一P+低电阻率区106、第一N+源区103、第一N+漏区122、第一P型基区107、第一N-漂移区123、P-外延层108和P+衬底109组成的LDMOS1结构，右侧部分则是由第二平面栅结构、第二P+低电阻率区119、第二N+源区118、第二N+漏区113、第二P型基区117、第二N-漂移区112、P-外延层108和P+衬底109组成的LDMOS2结构。本发明通过介质隔离区将两个MOS隔离，抵挡器件之间的横向耐压，第三P+低电阻率区121和第一N+漏区122是通孔连接形成等电位，第三P+低电阻率区121和P+衬底109是直接欧姆接触的，第三P+低电阻率区121提供低阻抗通道，实现高效紧凑的串联连接。 [0126] 此处需要说明的是，第二P+低电阻率区119与第三P+低电阻率区121的作用不同，第二P+低电阻率区119是LDMOS2的一部分，本实施例中LDMOS2是采用Source_down的结构，将横向电流再转移到纵向电流，可提高电流密度，使其具备纵向器件电流能力强的优点。利用电荷平衡原理，实现N-漂移区高掺杂，获得低Ron。 [0127] 本实施例中高低边集成MOS型器件的等效结构如图5所示。其中，M1为LDMOS2，M2为LDMOS1，D1为第二金属化漏极114，G1为第二栅电极115，S1(D2)为第三金属化源极110，G2为第一栅电极101，S2为第一金属化源极104。 [0128] 本实施例中结构的工作方式是通过外部控制电路分别对LDMOS1和LDMOS2的栅极进行控制，使其交替开关，实现功率转换的目的。该结构的输出端口是LDMOS2的第三金属化源极110，此时LDMOS1的第一金属化漏极126只是作为第三P+低电阻率区121和LDMOS1漏极区域(即第一N+漏区122)的电连接桥梁，LDMOS2的第二金属化源极127只是作为第二P+低电阻率区119和LDMOS2源极区域(即第二N+源区118)的电连接桥梁，无需引出。 [0129] 在LDMOS1和LDMOS2之间设置介质隔离区，当处于LDMOS2开启且LDMOS1关断的工作状态时，LDMOS2的源极区域是高电位，对LDMOS1的器件有潜在危害，介质隔离区可以进行横向耐压，保证结构的可靠性。如果没有介质隔离区，两个器件需要间隔一定距离用P-外延层进行横向耐压，会导致元胞横向面积较大。沟槽介质的存在极大的减小了元胞面积，实现了高功率密度。在LDMOS1和LDMOS2之间设置P+低电阻率区提供低阻抗通道，将LDMOS1的水平电流转为垂直电流，不仅增强电流能力，还实现高效紧凑的串联连接。 [0130] 本实施例中LDMOS1导通沟道的形成过程如下： [0131] 当将极性正确并数值大于LDMOS1的阈值电压的电压施加到第一栅电极101时，在第一栅电极101下面将形成导电沟道，导电沟道位于第一P型基区107的顶部右侧区域且与第一栅氧化层102的下表面相互接触，导电沟道的左侧面与第一N+源区103的右侧面相互接触，导电沟道的右侧面与第一P型基区107的右侧面相互接触；电荷载流子能够经由该导电沟道在源极区域和漏极区域之间迁移，从而实现LDMOS1导通。 [0132] 本实施例中LDMOS2导通沟道的形成过程如下： [0133] 当将极性正确并数值大于LDMOS2的阈值电压的电压施加到第二栅电极115时，在第二栅电极115下面将形成导电沟道，导电沟道位于第二P型基区117的顶部右侧区域且与第二栅氧化层116的下表面相互接触，导电沟道的左侧面与第二N+源区118的右侧面相互接触，导电沟道的右侧面与第二P型基区117的右侧面相互接触；电荷载流子能够经由该导电沟道在源极区域和漏极区域之间迁移，从而实现LDMOS2导通。 [0134] 本发明采用两个LDMOS集成在同一衬底上，LDMOS具备较高的击穿电压和较好的频率特性，同时上管LDMOS2还具备纵向器件电流能力强的优点，则上管的导通阻抗相对下管LDMOS1较低，LDMOS2可以更好地承受来自负载的高电压，从而提高整个串联结构的耐压能力和电流能力，可以更有效地实现开关操作，降低高压下的导通损耗，LDMOS1和LDMOS2都可以通过在N-漂移区采用降低表面场技术使得其耐压能力很好，可以更好地承受高电压。 [0135] 本发明是单芯片集成方案，消除了LDMOS1和LDMOS2之间的焊接线，极大的减少焊接点和布线长度，减小了寄生电感、电容、电阻引起寄生效应，提高了系统可靠性，提高了开关速度，减小了信号传输延迟、功率损耗、电磁干扰等。在LDMOS1和LDMOS2正常工作时，芯片开启时的温度会升高，关断时温度会降低，由于本发明采用单芯片集成的方案，两个MOS靠得很近，温度分布比较均匀，波动较小，使得芯片的可靠性会大大提高。 [0136] 实施例2 [0137] 本实施例2述及了一种高低边集成MOS型器件，该高低边集成MOS型器件除以下技术特征与上述实施例1不同之外，其余技术特征均可参照上述实施例1。 [0138] 本实施例2提供了一种新的高低边集成MOS型器件结构，与上述实施例1不同的是，该结构是将LDMOS2的源极和LDMOS1的漏极通过金属走线连接，实现两个MOS的串联配置。本实施例2通过金属连接实现两个MOSFET的串联配置的方案与上述实施例1的结构和工作原理是一致的，简化设计和制造过程，性能更加专一，因为LDMOS适合高压和高频应用，两个LDMOS集成在一起更专注于这些应用领域，而不是提供宽泛的工作范围。该结构采用的是P型衬底，P衬底的LDMOS器件在功率开关应用中表现优异，可以提高器件的电压抗干扰能力，减小器件对干扰和噪声的敏感度。随着制造工艺的不断发展和改进，P衬底LDMOS的制造工艺得到了加强和优化，使生产出高性能和稳定的P衬底LDMOS器件更加容易。 [0139] 如图6所示，在上述实施例1中高低边集成MOS型器件结构的基础上，本实施例2对高低边集成MOS型器件结构进行了如下改进：将第三P+低电阻率区121去掉，将第一金属化漏极126、第二金属化源极127合并为第二金属化源极127，将第二P+低电阻率区119的Source_down结构改为常规的LDMOS结构，将第三金属化源极110去掉，其他结构与上述实施例1中的高低边集成MOS型器件的结构相同。 [0140] 具体的，第一沟槽125的右侧设有第二P型基区117、第二N-漂移区112和第二平面栅结构；第二P型基区117、第二N-漂移区112均包含在P-外延层108中。 [0141] 第二P型基区117和第二N-漂移区112侧面相互接触的位于P-外延层108的右侧区域中的顶部，且第二P型基区117位于第二N-漂移区112的左侧。 [0142] 第二P型基区117中包含第二N+源区118和第二P+低电阻率区119。 [0143] 第二N+源区118和第二P+低电阻率区119侧面相互接触的位于第二P型基区117的顶部左侧区域，且第二N+源区118位于第二P+低电阻率区119的右侧。 [0144] 第二P型基区117的顶部右侧区域位于第二N+源区118的右侧面与第二P型基区117的右侧面之间，使第二N+源区118与第二P型基区117的右侧面之间存在一定距离间隔。 [0145] 第二金属化源极127位于第一N+漏区122、第二P+低电阻率区119和第二N+源区118的上方，第二金属化源极127通过通孔105与第一N+漏区122、第二P+低电阻率区119和第二N+源区118同时进行欧姆接触。同理，本实施例并不对通孔105的数量做具体限制。 [0146] 第一N-漂移区123的右侧面与第一沟槽125的左侧面相互接触。第二P型基区117的左侧面与第一沟槽125的右侧面相互接触。 [0147] 此处需要说明的是，本实施例2中LDMOS1、LDMOS2导通沟道的形成过程与上述实施例1中LDMOS1、LDMOS2导通沟道的形成过程相同，此处不再详细赘述。 [0148] 在本实施例2中，LDMOS1的漏极区域(即第一N+漏区122)和LDMOS2的源极区域(第二N+源区118和第二P+低电阻率区119)通过金属走线电连接，去掉了能提供垂直电流的第三P+低电阻率区121和第三金属化源极110，该结构的输出端口是LDMOS2的第二金属化源极127，使元胞面积进一步减小，制作工艺更加简单，在可以满足一定条件的情况下，成本更低。 [0149] 实施例3 [0150] 传统的基于MOS器件的电子电力电路中，实现两个MOS串联配置的方案是利用封装技术将两个独立的MOSFET封装到一个单独的外壳中。合封技术需要将两个分别在不同硅片上制造的MOSFET放入同一个封装内，虽然能够将两个器件物理地放置在一起，但它们在电气上仍然是独立的，并且可能会受到来自对方的电磁干扰以及在热管理和信号完整性方面的挑战。 [0151] 本实施例3提出了一种高低边集成MOS型器件，将两个MOS集成在同一衬底上，该结构中LDMOS2的源极和LDMOS1的漏极是通过N+低电阻率区连接，实现两个MOS的串联配置，而封装集成是通过焊接线连接，本发明所提单芯片集成不仅减小了面积，还消除了MOS之间的焊接线和焊接点,减小了额外的电感、电容和电阻。集成在一起可以综合两种器件的优点，可以提高器件的工作稳定性和强度、改善开关速度、降低导通损耗、提高效率等，使得器件在高功率、高频率、高温度等工作条件下都有更好的性能表现。通过N+低电阻率区的注入实现垂直电流和LDMOS横向功率MOSFET的结合，横向器件Qg小可以增强驱动能力，提高转换速度和响应时间；垂直电流可提供高电流密度，利用电荷平衡原理，实现N-漂移区高掺杂，获得低导通电阻Ron。同时，横向器件具备较高的击穿电压和较好的频率特性，具有沟槽MOSFET技术的优异阻抗性能，又保有极低的电荷特性，大幅改善切换损耗及驱动损耗，该结构可以提高大功率计算、网络、服务器系统和电源中的能源利用率，可以在一个芯片上提供宽广的工作范围。此外，该结构中具有介质隔离区，可以使器件元胞做的面积比较小，同样芯片面积，单元尺寸更小，就可以制作更多单元，提高晶胞和沟道单位密度，进一步降低导通电阻，电流密度更高，如果没有介质隔离区，想要分隔LDMOS1和LDMOS2的器件特性互相不受影响，它们之间会有一定距离的P-深阱区来阻挡，将会使元胞面积增大，进而增加成本。 [0152] 如图7所示，本实施例中高低边集成MOS型器件，其元胞结构包括从下至上依次层叠设置的第一金属化漏极210、N+衬底209以及P-深阱区208。 [0153] 在沿P-深阱区208左右方向的中间位置设置第一沟槽225；第一沟槽225为纵向布置，且从P-深阱区208的上表面向下延伸到N+衬底209的上表面。 [0154] 需要说明的是，此处定义的左右和上下方向，是相对于图中展示的状态而言的，目的是为了能够更加清楚的对本发明进行说明，该方向与实际中的方向可能相同，也可能不同。 [0155] 第一沟槽225内填充有介质材料220，以形成介质隔离区。本实施例中介质材料220例如采用二氧化硅、氮化硅、氧化铝、硼磷硅玻璃、蓝宝石或氧化铪等。 [0156] 第一沟槽225的左侧设有第一N+低电阻率区222，第一N+低电阻率区222也为纵向布置，且从P-深阱区208的上表面向下延伸到N+衬底209的上表面。 [0157] 第一N+低电阻率区222的右侧面与第一沟槽225的左侧面相互接触。 [0158] 第一N+低电阻率区222左侧设有第一P型基区207、第一N-漂移区223和第一平面栅结构；第一P型基区207、第一N-漂移区223均包含于P-深阱区208中。 [0159] 第一P型基区207和第一N-漂移区223侧面相互接触的位于P-深阱区208的左侧区域中的顶部，且第一P型基区207位于第一N-漂移区223的左侧。 [0160] 第一N-漂移区223的右侧面与第一N+低电阻率区222的左侧面相互接触。 [0161] P-深阱区208的左侧区域，是指P-深阱区208位于第一N+低电阻率区222左侧的区域。 [0162] 第一P型基区207中包含第一P+低电阻率区206和第一N+源区203。 [0163] 第一P+低电阻率区206和第一N+源区203侧面相互接触的位于第一P型基区207的顶部左侧区域，且第一P+低电阻率区206位于第一N+源区203的左侧。 [0164] 第一P型基区207的顶部右侧区域位于第一N+源区203的右侧面与第一P型基区207的右侧面之间，使第一N+源区203与第一P型基区207的右侧面之间存在一定距离间隔。 [0165] 第一平面栅结构位于P-深阱区208的左侧区域的上方，更为具体的，第一平面栅结构位于第一P型基区207的顶部右侧区域上方。 [0166] 第一平面栅结构包含第一栅氧化层202和第一栅电极201。 [0167] 第一栅氧化层202的底面与第一N+源区203的顶面右侧部分区域、第一P型基区207的顶部右侧区域、以及第一N-漂移区223的顶面左侧部分区域均接触。 [0168] 第一栅电极201位于第一栅氧化层202的顶部表面。 [0169] 第一平面栅结构、第一P+低电阻率区206、第一N+源区203、第一N+低电阻率区222、第一P型基区207、第一N-漂移区223、P-深阱区208和N+衬底209，该部分可构成横向双扩散金属氧化物半导体场效应管(Lateral Double-diffused Metal Oxide SemiconductorField Effect Transistor，LDMOSFET)，可简称为LDMOS1，在本实施例中是指N沟道LDMOS器件。 [0170] 第一沟槽225的右侧设有第二N+低电阻率区221，第二N+低电阻率区221也为纵向布置，且从P-深阱区208的上表面向下延伸到N+衬底209的上表面。 [0171] 第二N+低电阻率区221的左侧面与第一沟槽225的右侧面相互接触。 [0172] 第二N+低电阻率区221右侧设有第二P型基区217、第二N-漂移区212和第二平面栅结构；第二P型基区217和第二N-漂移区212均包含于P-深阱区208中。 [0173] 第二P型基区217和第二N-漂移区212侧面相互接触的位于P-深阱区208的右侧区域中的顶部，且第二P型基区217位于第二N-漂移区212的左侧。 [0174] P-深阱区208的右侧区域，是指P-深阱区208位于第二N+低电阻率区221右侧的区域。 [0175] 第二P型基区217中包含第二N+源区218和第二P+低电阻率区219。 [0176] 第二N+源区218和第二P+低电阻率区219侧面相互接触的位于第二P型基区217的顶部左侧区域，且第二N+源区218位于第二P+低电阻率区219的右侧。 [0177] 第二P+低电阻率区219和第二P型基区217的左侧面均与第二N+低电阻率区221的右侧面相互接触。 [0178] 第二P型基区217的顶部右侧区域位于第二N+源区218的右侧面与第二P型基区217的右侧面之间，使第二N+源区218与第二P型基区217的右侧面之间存在一定距离间隔。 [0179] 第二N-漂移区212中包含第二N+漏区213。 [0180] 第二N+漏区213位于第二N-漂移区212的顶部右侧区域；第二N-漂移区212的顶部左侧区域位于第二N+漏区213的左侧面与第二N-漂移区212的左侧面之间，使第二N+漏区213与第二N-漂移区212的左侧面之间存在一定距离间隔。 [0181] 第二平面栅结构位于P-深阱区208的右侧区域的上方，更为具体的，第二平面栅结构位于第二P型基区217的顶部右侧区域上方。 [0182] 第二平面栅结构包含第二栅氧化层216和第二栅电极215。 [0183] 第二栅氧化层216的底面与第二N+源区218的顶面右侧部分区域、第二P型基区217的顶部右侧区域、以及第二N-漂移区212的顶部左侧区域均接触。 [0184] 第二栅电极215位于第二栅氧化层216的顶部表面。 [0185] 第二平面栅结构、第二P+低电阻率区219、第二N+源区218、第二N+漏区213、第二P型基区217、第二N-漂移区212、P-深阱区208和N+衬底209，该部分可构成横向双扩散金属氧化物半导体场效应管(Lateral Double-diffused Metal Oxide Semiconductor FieldEffect Transistor，LDMOSFET)，可简称为LDMOS2，在本实施例中是指N沟道LDMOS器件。 [0186] 在P-深阱区208的上方设有绝缘层224。本实施例中的绝缘层224例如采用硼磷硅玻璃、二氧化硅、苯并环丁烯、氧化铝、蓝宝石或氧化铪等。 [0187] 如图7所示，在绝缘层224上方设有第一金属化源极204、第二金属化源极226和第二金属化漏极214。其中，第一金属化源极204位于第一P+低电阻率区206和第一N+源区203的上方，第二金属化源极226位于第二N+低电阻率区221、第二N+源区218和第二P+低电阻率区219的上方，第二金属化漏极214位于第二N+漏区213的上方。 [0188] 在绝缘层224内设有通孔205。第一金属化源极204通过通孔205与第一P+低电阻率区206和第一N+源区203欧姆接触；第二金属化源极226通过通孔205与第二N+低电阻率区221、第二N+源区218和第二P+低电阻率区219欧姆接触；第二金属化漏极214通过通孔205与第二N+漏区213欧姆接触。本实施例并不对通孔205的数量做具体限制。 [0189] 例如，第一金属化源极204通过两个通孔205与第一P+低电阻率区206和第一N+源区203分别进行欧姆接触，如图7所示。当然，第一金属化源极204也可以通过一个通孔205与第一P+低电阻率区206和第一N+源区203同时进行欧姆接触。 [0190] 同理，第二金属化源极226通过三个通孔205与第二N+低电阻率区221、第二N+源区218和第二P+低电阻率区219分别进行欧姆接触，如图7所示。当然，第二金属化源极226也可以通过一个通孔205与第二N+低电阻率区221、第二N+源区218和第二P+低电阻率区219同时进行欧姆接触。 [0191] 本实施例中的金属化引脚，第一金属化漏极210、第一金属化源极204、第二金属化源极226和第二金属化漏极214的材质采用铝、铜、金或银中的一种或多种。 [0192] 如图7所示，本实施例中结构的左侧部分是由第一平面栅结构、第一P+低电阻率区206、第一N+源区203、第一N+低电阻率区222、第一P型基区207、第一N-漂移区223、P-深阱区208和N+衬底209组成的LDMOS1结构，右侧部分是由第二平面栅结构、第二P+低电阻率区219、第二N+源区218、第二N+漏区213、第二P型基区217、第二N-漂移区212、P-深阱区208和N+衬底209组成的LDMOS2结构。本发明通过介质隔离区将两个MOS隔离，抵挡器件之间的横向耐压，第二N+低电阻率区221和第二P+低电阻率区219、第二N+源区218是通孔连接形成等电位，第二N+低电阻率区221和N+衬底209是直接欧姆接触，第二N+低电阻率区221提供低阻抗通道，实现高效紧凑的串联连接。 [0193] 此处需要说明的是，第一N+低电阻率区222与第二N+低电阻率区221的作用不同，第一N+低电阻率区222是LDMOS1的一部分，LDMOS1是采用Drain_down的结构，将横向电流再转移到纵向电流，可提高电流密度，使其具备纵向器件电流能力强的优点。利用电荷平衡原理，实现N-漂移区高掺杂，获得低Ron。 [0194] 本实施例中高低边集成MOS型器件的等效结构如图8所示。其中，M1为LDMOS2，M2为LDMOS1，D1为第二金属化漏极214，G1为第二栅电极215，S1(D2)为第一金属化漏极210，G2为第一栅电极201，S2为第一金属化源极204。 [0195] 本实施例中结构的工作方式是通过外部控制电路分别对LDMOS1和LDMOS2的栅极进行控制，使其交替开关，实现功率转换的目的。该结构的输出端口是LDMOS1的第一金属化漏极210，此时LDMOS2的第二金属化源极226只是作为第二N+低电阻率区221和LDMOS2源极区域(即第二N+源区218和第二P+低电阻率区219)的电连接桥梁，无需引出。在LDMOS1和LDMOS2之间设置介质隔离区，当处于LDMOS2开启且LDMOS1关断的工作状态时，LDMOS2的源极区域是高电位，对LDMOS1的器件有潜在危害，介质隔离区可以进行横向耐压，保证结构的可靠性。如果没有介质隔离区，两个器件需要间隔一定距离用P-深阱区进行横向耐压，这会导致元胞横向面积较大。沟槽介质的存在极大的减小了元胞面积，实现了高功率密度。此外在LDMOS1和LDMOS2之间设置第二N+低电阻率区221，提供低阻抗通道，将LDMOS2的水平电流转为垂直电流，不仅增强电流能力，还实现高效紧凑的串联连接。 [0196] 本实施例中LDMOS1导通沟道的形成过程如下： [0197] 当将极性正确并数值大于LDMOS1的阈值电压的电压施加到第一栅电极201时，在第一栅电极201下面将形成导电沟道，导电沟道位于第一P型基区207的顶部右侧区域且与第一栅氧化层202的下表面相互接触，导电沟道的左侧面与第一N+源区203的右侧面相互接触，导电沟道的右侧面与第一P型基区207的右侧面相互接触；电荷载流子能够经由该导电沟道在源极区域和漏极区域之间迁移，从而实现LDMOS1导通。 [0198] 本实施例中LDMOS2导通沟道的形成过程如下： [0199] 当将极性正确并数值大于LDMOS2的阈值电压的电压施加到第二栅电极215时，在第二栅电极215下面将形成导电沟道，导电沟道位于第二P型基区217的顶部右侧区域且与第二栅氧化层216的下表面相互接触，导电沟道的左侧面与第二N+源区218的右侧面相互接触，导电沟道的右侧面与第二P型基区217的右侧面相互接触；电荷载流子能够经由该导电沟道在源极区域和漏极区域之间迁移，从而实现LDMOS2导通。 [0200] 本发明采用两个LDMOS集成在同一衬底上，LDMOS具备较高的击穿电压和较好的频率特性，同时下管LDMOS1还具备纵向器件电流能力强的优点，则下管的导通阻抗相对上管LDMOS2较低，LDMOS1有更好的放电能力，降低导通损耗，LDMOS1和LDMOS2都可以通过在N-漂移区采用降低表面场技术使得其耐压能力很好，可以更好地承受高电压。 [0201] 本发明是单芯片集成方案，消除了LDMOS1和LDMOS2之间的焊接线，极大的减少焊接点和布线长度，减小了寄生电感、电容、电阻引起寄生效应，提高了系统可靠性，提高了开关速度，减小了信号传输延迟、功率损耗、电磁干扰等。在LDMOS1和LDMOS2正常工作时，芯片开启时的温度会升高，关断时温度会降低，由于本发明采用单芯片集成的方案，两个MOS靠得很近，温度分布比较均匀，波动较小，芯片的可靠性会大大提高。 [0202] 本发明所提单芯片集成方案，在同一衬底上集成两个MOS器件，通过介质隔离区将两个MOS隔离，抵挡器件之间的横向耐压，还通过第二N+低电阻率区221使一个MOS的源极和另一个的漏极相连接，第二N+低电阻率区221提供低阻抗通道，实现高效紧凑的串联连接，以减小芯片的占用面积，实现高功率密度，降低温度波动，减小传输延迟，降低电磁干扰等。 [0203] 实施例4 [0204] 本实施例4述及了一种高低边集成MOS型器件，该高低边集成MOS型器件除以下技术特征与上述实施例3不同之外，其余技术特征均可参照上述实施例3。 [0205] 本实施例4中提供了一种新的高低边集成MOS型器件结构，与上述实施例3不同的是，该结构是将LDMOS2的源极和LDMOS1的漏极是通过金属走线连接，通过金属连接实现两个MOSFET的串联配置，它们的结构和工作原理是一致的，简化设计和制造过程，性能更加专一，因为LDMOS适合高压和高频应用，两个LDMOS集成在一起更专注于这些应用领域，而不是提供宽泛的工作范围。该结构采用的是N型衬底，N衬底LDMOS在一些条件下表现出较好的稳定性和可靠性，特别是在高温和辐射环境下，还可以提高器件的电流传输能力，增加器件的响应速度和工作效率。 [0206] 如图9所示，在上述实施例3中高低边集成MOS型器件结构的基础上，本实施例4对高低边集成MOS型器件结构进行了如下改进：将第二N+低电阻率区221去掉，将第一N+低电阻率区222的Drain_down结构改为常规的LDMOS结构，第二金属化源极226通过通孔与第二N+源区218和第二P+低电阻率区219进行欧姆接触之外，还通过通孔与第一N+低电阻率区222同时进行欧姆接触，将第一金属化漏极210去掉，其他结构可参考与上述实施例3中的高低边集成MOS型器件的结构。 [0207] 具体的，第一沟槽225的左侧设有第一P型基区207、第一N-漂移区223和第一平面栅结构；第一P型基区207、第一N-漂移区223均包含于P-深阱区208中。 [0208] 第一P型基区207和第一N-漂移区223侧面相互接触的位于P-深阱区208的左侧区域中的顶部，且第一P型基区207位于第一N-漂移区223的左侧。 [0209] 第一N-漂移区223中包含第一N+低电阻率区222。 [0210] 第一N+低电阻率区222位于第一N-漂移区223的顶部右侧区域，第一N-漂移区223的顶部左侧区域位于第一N+低电阻率区222的左侧面与第一N-漂移区223的左侧面之间，使第一N+低电阻率区222与第一N-漂移区223的左侧面之间存在一定距离间隔。 [0211] 第一N-漂移区223的右侧面与第一沟槽225的左侧面相互接触。 [0212] 第一平面栅结构包含第一栅氧化层202和第一栅电极201。 [0213] 第一栅氧化层202的底面与第一N+源区203的顶面右侧部分区域、第一P型基区207的顶部右侧区域、以及第一N-漂移区223的顶部左侧区域均接触。 [0214] 第二P型基区217的左侧面与第一沟槽225的右侧面相互接触。 [0215] 第二金属化源极226位于第二N+源区218、第二P+低电阻率区219和第一N+低电阻率区222的上方，第二金属化源极226通过通孔205与第二N+源区218、第二P+低电阻率区219和第一N+低电阻率区222同时进行欧姆接触。 [0216] 同理，本实施例对于通孔205的数量也不做具体限制。 [0217] 此处需要说明的是，本实施例4中LDMOS1、LDMOS2导通沟道的形成过程与上述实施例3中LDMOS1、LDMOS2导通沟道的形成过程相同，此处不再详细赘述。 [0218] LDMOS1的漏极区域(即第一N+低电阻率区222)和LDMOS2的源极区域(即第二N+源区218和第二P+低电阻率区219)通过金属走线电连接，去掉了能提供垂直电流的第二N+低电阻率区221和第一金属化漏极210，该结构的输出端口是LDMOS2的第二金属化源极226，使元胞面积进一步减小，制作工艺更加简单，在可以满足一定条件的情况下，成本更低。 [0219] 尽管图4、图6、图7、图9，将制造的半导体器件示出为N沟道LDMOS器件，但是该半导体器件也可以被制造为P沟道LDMOS器件，此处不再赘述。 [0220] 本发明针对BUCK、BOOST和半桥等传统的基于MOS器件的电子电力电路中两个功率MOSFET开关导致的一些问题所提出的单芯片集成结构，相比传统封装集成具有如下优势： [0221] 1.尺寸较小，有助于节省PCB空间，提高系统集成度和功率密度，同时单芯片集成使两个LDMOS靠得很近，交替工作时的温度分布比较均匀，温度的波动会比较小，提高芯片可靠性。 [0222] 2.消除了MOS之间的焊接线和焊接点，采用低电阻率区或金属走线将LDMOS1的漏极和LDMOS2的源极相连接，减小了额外的电感、电容和电阻，不仅提高了系统的可靠性和稳定性，还减小了传输延迟和功率损耗。此外，由于整个功率MOSFET电路集成在一个芯片上，也可以减少在封装过程中可能产生的缺陷和损伤。 [0223] 3.性能匹配：两个LDMOS集成在一起可以保证它们之间的性能非常接近，这在推挽(push-pull)或桥接(bridge-tied load)配置中非常重要，因为这样的配置要求两个晶体管的性能尽可能匹配。 [0224] 4.简化设计：将两个LDMOS晶体管集成到单个芯片上可以简化电路设计和装配流程，设计者不需要选择和匹配两个单独的晶体管，可以减少设计复杂性和加速开发过程。 [0225] 5.集成的LDMOS可以更容易地与其他系统级组件一起工作，比如控制逻辑、驱动电路和保护电路，从而提高整体电路的性能和可靠性。 [0226] 本发明通过将两个MOSFET集成到单一的硅片上，形成一个紧凑的单芯片解决方案。这两个MOSFET在电路中是串联配置的，有助于实现高效的电流控制和开关管理，特别是在需要高电压和电流控制的应用场合，比如BUCK电路、BOOST电路以及半桥电路等等。 [0227] 实施例5 [0228] 本实施例5述及了一种高低边集成MOS型功率开关，其包括控制电路以及高低侧器件。高低侧器件和控制电路集成在同一衬底上并电连接，形成智能功率开关。 [0229] 其中，高低侧器件采用如上面实施例1、2或3中的高低边集成MOS型器件。 [0230] 本实施例述及的高低边集成MOS型功率开关，其控制电路包括逻辑电路、保护电路和驱动电路。其中，驱动电路为高低侧器件驱动电路，用于驱动高低侧器件。 [0231] 如图10描述了一种高低边集成MOS型功率开关的电路模块图，其所描述的输出器件即高低侧器件，包括高侧器件42以及低侧器件43。 [0232] 此器件示意图描述了一对用作输出器件的N沟道MOSFET器件。 [0233] 在本发明的器件的一个实施方式中，高低边集成MOS型功率开关电路中，高侧器件42例如采用LDMOS型的MOSFET，低侧器件43也采用LDMOS型的MOSFET。 [0234] 逻辑电路包括施密特触发器30以及逻辑和互锁电路32。 [0235] 施密特触发器30用于兼容CPU或DSP提供的3.3V或5V的输入信号。 [0236] 逻辑和互锁电路32用于避免两个MOS同时开启发生直通现象，进而损坏晶体管，还对其余保护模块的输出信号进行逻辑判断，若发生故障，将会关闭MOS管并输出故障信号FO。 [0237] 保护电路包括低侧欠压保护电路31、过温保护电路35、过流保护电路36、开路保护电路37以及高侧欠压保护电路39。 [0238] 过温保护电路35用于防止芯片温度过高而损坏器件，超过设定阈值将会关闭晶体管。 [0239] 过流保护电路36用于防止晶体管的电流过大而损坏器件，超过设定阈值将会保持阈值电流或者关闭晶体管。开路保护电路37用于检测负载是否正常工作。 [0240] 低侧欠压保护电路31和高侧欠压保护电路39用于检测VCC电压和BOOT电压是否低于正常工作的阈值，防止欠压导致功能错误。 [0241] 驱动电路包括高侧驱动电路40和低侧驱动电路41。高侧驱动电路40和低侧驱动电路41用于提供大的驱动能力来驱动后级功率MOS(即高侧器件42以及低侧器件43)。 [0242] 此外，控制电路例如还包括带隙基准源33、低压电平位移34以及高压电平位移38。 [0243] 其中，带隙基准源33用于保护模块提供基准电压，而低压电平位移34和高压电平位移38则用于将前级电源轨转为后级电源轨，保证电路正常工作。 [0244] 本发明智能功率开关，其高低侧器件和控制电路集成在同一衬底上并电连接，极大减小了占用PCB板的面积，提高了集成度，降低了传输延迟、电磁干扰和功率损耗等。 [0245] 当然，以上说明仅仅为本发明的较佳实施例，本发明并不限于列举上述实施例，应当说明的是，任何熟悉本领域的技术人员在本说明书的教导下，所做出的所有等同替代、明显变形形式，均落在本说明书的实质范围之内，理应受到本发明的保护。