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1. 发明申请

WO2022186364A1 TERMINAL DEVICES, AND COMMUNICATION METHODS 审中-公开
公开(公告)号：WO2022186364A1
公开(公告)日：2022-09-09
申请号：PCT/JP2022/009267
申请日：2022-02-25
申请人： SHARP KABUSHIKI KAISHA
发明人： YOSHIMURA, Tomoki , NOGAMI, Toshizo , SUZUKI, Shoichi , NAKASHIMA, Daiichiro , LIN, Huifa , OUCHI, Wataru , FUKUI, Takahisa
IPC分类号： H04L1/00 , H03M13/19
摘要： A terminal device includes encoding circuitry configured to encode a code block and output coded bits for the code block, and rate-matching circuitry configured to perform bit-selection procedure for the coded bits, wherein the rate-matching circuitry is configured to determine a starting coded bit index for the bit-selection procedure based on a rate-matching sequence length or an index of an instance of a PUSCH in which the coded bits are mapped.

2. 发明申请

WO2022004376A1 符号化装置、符号化方法、復号装置、復号方法、およびプログラム审中-公开
公开(公告)号：WO2022004376A1
公开(公告)日：2022-01-06
申请号：PCT/JP2021/022799
申请日：2021-06-16
申请人：ソニーセミコンダクタソリューションズ株式会社
发明人：鵜沼　雅幸 , 城下　寛司 , 岡澤　大介 , 木村　在利
IPC分类号： H03M7/14 , H03M13/19 , H04L1/00
摘要：本技術は、ランニングディスパリティを制御した伝送効率の良い符号化を行えるようにする符号化装置、符号化方法、復号装置、復号方法、およびプログラムに関する。入力されたデータ列をスクランブルするスクランブル部と、前記スクランブル部でスクランブルされたデータ列の第１のランニングディスパリティを算出する算出部と、前記算出部で算出された前記第１のランニングディスパリティと、前記第１のランニングディスパリティより前の時点で算出された第２のランニングディスパリティに基づき、前記スクランブル部でスクランブルされたデータ列を反転するか否かを判定する判定部と、前記判定部による判定結果に基づき、前記スクランブル部でスクランブルされたデータ列を反転または非反転し、前記判定結果を表すフラグを付加して出力する付加部とを備える。本技術は、SLVS-EC規格の通信を行う装置に適用することができる。

3. 发明申请

WO2021130644A1 SYSTEMS AND METHODS FOR DETECTING OR PREVENTING FALSE DETECTION OF THREE ERROR BITS BY SEC 审中-公开
公开(公告)号：WO2021130644A1
公开(公告)日：2021-07-01
申请号：PCT/IB2020/062254
申请日：2020-12-19
申请人： KIOXIA CORPORATION
发明人： SYMONS, David M.
IPC分类号： G11C29/44 , G11C5/02 , H03M13/152 , H03M13/17 , H03M13/19 , H03M13/235
摘要： Various implementations described herein relate to correcting errors in Dynamic Random Access Memory (DRAM). A memory controller uses an Error Correcting Code (ECC) to store an encoded data word within a DRAM die. The DRAM die is communicatively coupled the memory controller by a memory data bus. The DRAM die includes on-die error correction for data bits stored in the DRAM. Upon reading the encoded data word, the memory controller corrects and detects one or more errors. The one or more errors are introduced by at least one of the on-die error correction of the DRAM die or the memory data bus.

4. 发明申请

WO2021105974A1 MOLECULAR DATA STORAGE SYSTEMS AND METHODS 审中-公开
公开(公告)号：WO2021105974A1
公开(公告)日：2021-06-03
申请号：PCT/IL2019/051300
申请日：2019-11-27
申请人： TECHNION RESEARCH AND DEVELOPMENT FOUNDATION LTD.
发明人： ANAVY, Leon , YAKHINI, Zohar , AMIT, Roee
IPC分类号： G06N3/12 , G16B30/00 , H03M13/19
摘要： A molecular data storage system is presented for encoding data-block(s). The system includes one or more populations of molecular sequences, each population encoding a respective one of the data-blocks. Each molecular sequence comprises a data encoding section comprising a sequence of similar predetermined length N of short k-mers, whereby in each population the data encoding sections of all molecular sequences have the similar predetermined length N. The short k-mers serve as data encoding building blocks of the data encoding sections, whereby valid short k-mers serving as data encoding building blocks form a subset of a building-block-set consisting of a number Z of different preselected short k-mers each presenting a unique combination of a number k of bases of a preselected set of bases, characterized in that all the Z types of short k-mers in said building-block-set have a similar predetermined size k≥2 (plurality) of bases. The data encoding sections collectively encode a sequence of encoded alphabet letters S = (π1, π2,..., πn..., πΝ-1, πΝ). Each valid encoded alphabet letter πn at location n of the sequence S of alphabet letters is characterized by occurrence of a predetermined plurality of different types of short k-mers of the building-block-set in a corresponding location n along the data encoding sections of the plurality of molecular sequences of said population.

5. 发明申请

WO2019142684A1 送信方法及び受信装置审中-公开
公开(公告)号：WO2019142684A1
公开(公告)日：2019-07-25
申请号：PCT/JP2019/000127
申请日：2019-01-08
申请人：ソニー株式会社
发明人：篠原　雄二 , 山本　真紀子
IPC分类号： H03M13/19 , H03M13/27 , H04L1/00
摘要：本技術は、LDPC符号を用いたデータ伝送において、良好な通信品質を確保することができるようにする送信方法及び受信装置に関する。グループワイズインターリーブでは、符号長Nが17280ビットのLDPC符号が、360ビットのビットグループ0ないし47の単位でインターリーブされる。グループワイズデインターリーブでは、グループワイズインターリーブ後のLDPC符号の並びが元の並びに戻される。本技術は、例えば、LDPC符号を用いたデータ伝送等を行う場合に適用できる。

6. 发明申请

WO2019087774A1 送信装置、送信方法、受信装置、及び、受信方法审中-公开
公开(公告)号：WO2019087774A1
公开(公告)日：2019-05-09
申请号：PCT/JP2018/038586
申请日：2018-10-17
申请人：ソニー株式会社
发明人：山本　真紀子 , 篠原　雄二
IPC分类号： H03M13/19
摘要：本技術は、LDPC符号を用いたデータ伝送において、良好な通信品質を確保することができるようにする送信装置、送信方法、受信装置、及び、受信方法に関する。符号長Nが17280ビットであり、符号化率rが13/16，14/16のLDPC符号の検査行列に基づき、LDPC符号化が行われる。LDPC符号は、情報ビットとパリティビットを含み、検査行列は、情報ビットに対応する情報行列及びパリティビットに対応するパリティ行列を含む。情報行列は、検査行列初期値テーブルによって表され、検査行列初期値テーブルは、情報行列の1の要素の位置を360列ごとに表すテーブルであり、所定のテーブルになっている。本技術は、例えば、LDPC符号を用いたデータ伝送等に適用できる。

7. 发明申请

WO2018143011A1 送信方法、及び、受信装置审中-公开
公开(公告)号：WO2018143011A1
公开(公告)日：2018-08-09
申请号：PCT/JP2018/001949
申请日：2018-01-23
申请人：ソニー株式会社
发明人：篠原　雄二 , 山本　真紀子
IPC分类号： H03M13/19 , H03M13/25 , H03M13/27
摘要：本技術は、LDPC符号を用いたデータ伝送において、良好な通信品質を確保することができるようにする送信方法、及び、受信装置に関する。グループワイズインターリーブでは、符号長Nが69120ビットのLDPC符号が、360ビットのビットグループ単位でインターリーブされる。グループワイズデインターリーブでは、グループワイズインターリーブ後のLDPC符号の並びが元の並びに戻される。本技術は、例えば、LDPC符号を用いたデータ伝送等を行う場合に適用できる。

8. 发明申请

WO2018143008A1 送信方法、及び、受信装置审中-公开
公开(公告)号：WO2018143008A1
公开(公告)日：2018-08-09
申请号：PCT/JP2018/001946
申请日：2018-01-23
申请人：ソニー株式会社
发明人：篠原　雄二 , 山本　真紀子
IPC分类号： H03M13/19 , H03M13/27
摘要：本技術は、LDPC符号を用いたデータ伝送において、良好な通信品質を確保することができるようにする送信方法、及び、受信装置に関する。グループワイズインターリーブでは、符号長Nが69120ビットのLDPC符号が、360ビットのビットグループ単位でインターリーブされる。グループワイズデインターリーブでは、グループワイズインターリーブ後のLDPC符号の並びが元の並びに戻される。本技術は、例えば、LDPC符号を用いたデータ伝送等を行う場合に適用できる。

9. 发明申请

WO2016194623A1 データ処理装置、およびデータ処理方法审中-公开
标题翻译：数据处理设备和数据处理方法
公开(公告)号：WO2016194623A1
公开(公告)日：2016-12-08
申请号：PCT/JP2016/064833
申请日：2016-05-19
申请人：ソニー株式会社
发明人：山本　真紀子
IPC分类号： H03M13/19 , H03M13/27
CPC分类号： H03M13/2792 , H03M13/1145 , H03M13/1165 , H03M13/255 , H03M13/271 , H03M13/2778 , H03M13/356 , H04L1/0043 , H04L1/0058 , H04L1/0071
摘要：本開示は、ビットインターリーブ処理が行われているLDPC符号を効率的に復号することができるようにするデータ処理装置、およびデータ処理方法に関する。本開示の一側面であるデータ処理装置は、処理対象とする第１のデータ列に対して、送信側におけるマッピングに対応するデマッピング処理をパラレルに実行することにより第２のデータ列を得るパラレルデマッピング部と、前記第２のデータ列に対して、前記送信側におけるビットインターリーブに対応するビットインターリーブ逆処理をパラレルに実行することにより第３のデータ列を得るビットインターリーブ逆処理部と、ビットグループ単位でパラレル入力される前記第３のデータ列をデコードするLDPCデコード部とを備える。本開示は、例えば、デジタル放送の受信装置に適用できる。
摘要翻译：本公开涉及一种数据处理设备和数据处理方法，其可以有效地解码经过位交织处理的LDPC码。作为本公开的一个方面的数据处理装置具有：并行解映射单元，其通过并行地执行对应于发送侧的映射的解映射处理来获得第二数据串要处理的数据串; 通过并行地执行与发送侧的比特交织相对应的第二数据串，获得第三数据串的位交织反向处理单元; 以及解码以位组为单位并行输入的第三数据串的LDPC解码单元。本公开可应用于例如数字广播接收装置。

10. 发明申请

WO2016185911A1 符号化装置及び符号化方法审中-公开
标题翻译：编码设备和编码方法
公开(公告)号：WO2016185911A1
公开(公告)日：2016-11-24
申请号：PCT/JP2016/063619
申请日：2016-05-06
申请人：ソニーセミコンダクタソリューションズ株式会社
发明人：篠原　雄二 , 山本　真紀子 , 池谷　亮志
IPC分类号： H03M13/19 , H03M13/27
CPC分类号： H03M13/2792 , H03M13/1148 , H03M13/19 , H03M13/27 , H03M13/616
摘要：本技術は、DVB-Like LDPC符号とETRI形式LDPC符号に対応することができるようにする符号化装置及び符号化方法に関する。符号化装置は、第１の検査行列を用いて、所定の情報語のLDPC符号を生成する第１LDPC符号化部と、前記LDPC符号のパリティビットをインターリーブする第１パリティインターリーブ部と、前記パリティビットがインターリーブされた前記LDPC符号に対して、第２の検査行列を用いて、ETRI形式LDPC符号を生成する第２LDPC符号化部とを備える。本技術は、例えば、符号化装置等に適用できる。
摘要翻译：本技术涉及一种能够支持DVB-like LDPC码和ETRI格式的LDPC码的编码方法和编码装置。编码装置具有：第一LDPC编码部，其通过使用第一校验矩阵来生成预定信息字的LDPC码; 第一奇偶交织单元，用于交织LDPC码的奇偶校验位; 以及第二LDPC编码单元，用于通过使用第二校验矩阵从奇偶校验位已被交织的LDPC码产生ETRI格式的LDPC码。本技术可以应用于例如编码装置等。

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