专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明申请

WO2016093087A1 パターン形成方法、ガスクラスターイオンビーム照射装置及びパターン形成装置审中-公开
标题翻译：图案形成方法，气体离子束辐照系统和图案形成装置
公开(公告)号：WO2016093087A1
公开(公告)日：2016-06-16
申请号：PCT/JP2015/083436
申请日：2015-11-27
申请人：東京エレクトロン株式会社
发明人：チェ・ジヒョン , チャン・ヨンドン
IPC分类号： H01L21/3065 , H01L21/302
CPC分类号： H01L21/0337 , H01J37/3026 , H01J37/3053 , H01J37/3178 , H01J2237/0812 , H01J2237/202 , H01L21/0228 , H01L21/0335 , H01L21/3086 , H01L21/31111 , H01L21/31116 , H01L22/12
摘要：　基板上にマスクパターンを形成する。マスクパターン上に第１スペーサ膜を形成する。ガスクラスターイオンビーム（ＧＣＩＢ）を基板に照射して第１スペーサ膜をエッチングする。マスクパターンを除去して基板上に第１スペーサパターンを形成する。第１スペーサパターン上に第２スペーサ膜を形成する。第２スペーサ膜をエッチングする。第１スペーサパターンを除去して基板上に第２スペーサパターンを形成する。第２スペーサパターンをマスクとして基板をエッチングする。
摘要翻译：在基板上形成掩模图案。在掩模图案上形成第一间隔膜。通过用气体簇离子束（GCIB）照射衬底来蚀刻第一间隔膜。通过去除掩模图案在衬底上形成第一间隔图案。在第一间隔图案上形成第二间隔膜。蚀刻第二间隔膜。通过去除第一间隔图案在基板上形成第二间隔图案。使用第二间隔图案作为掩模来蚀刻基板。

2. 发明申请

WO2016026855A1 PATTERNING LAYER STACKS FOR ELECTRONIC DEVICES 审中-公开
标题翻译：用于电子设备的分层堆叠
公开(公告)号：WO2016026855A1
公开(公告)日：2016-02-25
申请号：PCT/EP2015/068943
申请日：2015-08-18
申请人： FLEXENABLE LIMITED
发明人： NORVAL, Shane
IPC分类号： H01L21/033 , H01L21/308 , H01L21/77
CPC分类号： H01L27/1296 , H01L21/0334 , H01L21/0335 , H01L21/3083 , H01L21/3085
摘要： There is provided a method of patterning a stack of layers defining one or more electronic device elements, comprising: creating a first thickness profile in an uppermost portion of the stack of layers by laser ablation; and etching the stack of layers to translate the first thickness profile into a second thickness profile at a lower level; wherein the etching reduces the thickness of said uppermost portion of the stack and one or more lower layers of the stack under said uppermost portion.
摘要翻译：提供了一种图案化限定一个或多个电子器件元件的层叠层的方法，包括：通过激光烧蚀在所述层叠层的最上部分中产生第一厚度分布; 并且蚀刻所述层叠以将所述第一厚度轮廓转换成较低水平的第二厚度轮廓; 其中所述蚀刻减小所述堆叠的所述最上部分的厚度以及在所述最上部分下方的所述堆叠的一个或多个下层。

3. 发明申请

WO2014143277A1 METHODS OF FABRICATING INTEGRATED STRUCTURES, AND METHODS OF FORMING VERTICALLY-STACKED MEMORY CELLS 审中-公开
标题翻译：整合结构的方法和形成垂直堆叠的记忆细胞的方法
公开(公告)号：WO2014143277A1
公开(公告)日：2014-09-18
申请号：PCT/US2013/075825
申请日：2013-12-17
申请人： MICRON TECHNOLOGY , INC.
发明人： WILSON, Aaron, R. , SIMSEK-EGE, Fatma, Arzum
IPC分类号： H01L27/115
CPC分类号： H01L27/11578 , H01L21/0334 , H01L21/0335 , H01L21/3065 , H01L21/3083 , H01L21/31144 , H01L27/11556 , H01L29/66825 , H01L29/7889
摘要： Some embodiments include methods of forming vertically- stacked memory cells. An opening is formed to extend partially through a stack of alternating electrically insulative levels and electrically conductive levels. A liner is formed along sidewalls of the opening, and then the stack is etched to extend the opening. The liner is at least partially consumed during the etch and forms passivation material. Three zones occur during the etch, with one of the zones being an upper zone of the opening protected by the liner, another of the zones being an intermediate zone of the opening protected by passivation material but not the liner, and another of the zones being a lower zone of the opening which is not protected by either passivation material or the liner. Cavities are formed to extend into the electrically conductive levels along sidewalls of the opening. Charge blocking dielectric and charge- storage structures are formed within the cavities.
摘要翻译：一些实施例包括形成垂直堆叠的存储单元的方法。形成开口部分地延伸通过交替的电绝缘水平和导电水平的堆叠。沿着开口的侧壁形成衬垫，然后蚀刻叠层以延伸开口。衬里在蚀刻过程中至少部分消耗，形成钝化材料。在蚀刻期间发生三个区域，其中一个区域是由衬套保护的开口的上部区域，另一个区域是由钝化材料而不是衬垫保护的开口的中间区域，另一个区域是开口的下部区域不被钝化材料或衬垫保护。腔体形成为延伸到沿着开口侧壁的导电水平。电荷阻挡电介质和电荷储存结构形成在空腔内。

4. 发明申请

WO2010058528A1 半導体層およびその形成方法审中-公开
标题翻译：半导体层及其形成方法
公开(公告)号：WO2010058528A1
公开(公告)日：2010-05-27
申请号：PCT/JP2009/005824
申请日：2009-11-02
申请人：シャープ株式会社 , 古川博章
发明人：古川博章
IPC分类号： H01L29/786 , H01L21/3065 , H01L21/336
CPC分类号： H01L27/12 , H01L21/0335 , H01L29/0657
摘要：　本発明による半導体層（１００）は、上面（１００ｏ）と、下面（１００ｕ）と、側面（１００ｓ）とを備える。側面（１００ｓ）のうちの側面（１００ｓ）と上面（１００ｏ）との境界近傍部分において、その接線（Ｔ１）は下面（１００ｕ）の法線に対して傾いている。側面（１００ｓ）のうちの上面（１００ｏ）から境界近傍部分よりも離れたある部分において、その接線（Ｔ２）が下面（１００ｕ）によって規定される平面となす角度は、境界近傍部分の接線（Ｔ１）が下面（１００ｕ）によって規定される平面となす角度よりも大きい。
摘要翻译：半导体层（100）包括上表面（100o），下表面（100u）和侧表面（100s）。在侧面（100s）的侧面（100s）和上表面（100o）之间的边界附近，边界的切线（T1）相对于下表面（100u）的法线倾斜，。与边界附近相比，在与上表面（100o）分离的侧表面（100s）的一部分处，由该部分的切线（T2）和由下表面（100u）限定的平面限定的角度，大于由边界附近的切线（T1）和由下表面（100u）限定的平面所限定的角度。

5. 发明申请

WO1997033309A1 METHOD OF FORMING A SEMICONDUCTOR DEVICE HAVING TRENCHES 审中-公开
标题翻译：形成具有凝胶的半导体器件的方法
公开(公告)号：WO1997033309A1
公开(公告)日：1997-09-12
申请号：PCT/GB1997000615
申请日：1997-03-05
申请人： TOTEM SEMICONDUCTOR LTD. , EVANS, Jonathan, Leslie
发明人： TOTEM SEMICONDUCTOR LTD.
IPC分类号： H01L21/308
CPC分类号： H01L29/7811 , H01L21/0335 , H01L21/26586 , H01L21/3085 , H01L29/4232 , H01L29/4238 , H01L29/4933 , H01L29/66181 , H01L29/66348 , H01L29/7397 , H01L29/7813
摘要： A method of fabricating a semiconductor device, the method comprising (i) forming at least two trenches (4, 7, 8) in a substrate, one of the trenches being wider than the other trench; (ii) depositing a layer of material (10, 16, 20) on the substrate including the trenches by a method of conformal deposition; and (iii) etching away part of the layer of material. The widths of the trenches and the thickness of the layer of material are chosen such that the material is etched away from the bottom of the wider trench (4) but not from the bottom of the narrower trench (7, 8).
摘要翻译：一种制造半导体器件的方法，所述方法包括（i）在衬底中形成至少两个沟槽（4,7,8），所述沟槽中的一个比另一沟槽宽; （ii）通过保形沉积的方法在包括所述沟槽的所述衬底上沉积材料层（10,16,20）; 和（iii）蚀刻部分材料层。选择沟槽的宽度和材料层的厚度，使得材料被蚀刻远离较宽沟槽（4）的底部，而不是从较窄沟槽（7,8）的底部蚀刻。

6. 发明申请

WO1988005603A1 METHOD FOR PRODUCING ELECTRIC INSULATION ZONES IN A CMOS INTEGRATED CIRCUIT 审中-公开
标题翻译：在CMOS集成电路中生产电绝缘区的方法
公开(公告)号：WO1988005603A1
公开(公告)日：1988-07-28
申请号：PCT/FR1988000042
申请日：1988-01-26
申请人： COMMISSARIAT A L'ENERGIE ATOMIQUE , JEUCH, Pierre
发明人： COMMISSARIAT A L'ENERGIE ATOMIQUE
IPC分类号： H01L21/76
CPC分类号： H01L21/0337 , H01L21/0332 , H01L21/0335 , H01L21/308 , H01L21/76202 , H01L21/76232 , H01L21/763 , Y10S148/105 , Y10S438/978
摘要： The CMOS circuit comprising regions n (20a) and regions p (32a) formed in a silicon substrate (2), a first mask is provided on the substrate of which the patterns (10a) mask the regions p (32a); a second mask (22a) is formed on the substrate in order to mask the regions n (20a), the first mask of which the flanks present in their upper part an inclined profile being selectively etchable with respect to the second mask; the patterns of the first and second masks being disjointed and fixing therebetween the position and the width of the insulating trenches (24); the trenches are formed by etching the susbtrate and the first mask and the substrate are etched simultaneously in order to form in the upper part (24a) of each trench and in contact with the regions p flanks inclined (26) with respect to the upper surface of the substrate so that the cross-section of the trenches (24) widens towards the upper surface of the substrate.
摘要翻译：包括形成在硅衬底（2）中的区域n（20a）和区域p（32a）的CMOS电路，第一掩模设置在衬底上，其中图案（10a）掩蔽区域p（32a）; 为了掩蔽区域n（20a），第二掩模（22a）形成在基板上，第一掩模的上部具有相对于第二掩模可选择地蚀刻的倾斜轮廓; 第一和第二掩模的图案不相交并且固定在其间的绝缘沟槽（24）的位置和宽度; 沟槽通过蚀刻遮光板而形成，并且第一掩模和衬底被同时蚀刻，以形成在每个沟槽的上部（24a）中并且与相对于上表面倾斜（26）的区域p侧面接触使得沟槽（24）的横截面朝向衬底的上表面变宽。

7. 发明申请

WO2018044727A1 METHOD OF ANISOTROPIC EXTRACTION OF SILICON NITRIDE MANDREL FOR FABRICATION OF SELF-ALIGNED BLOCK STRUCTURES 审中-公开
标题翻译：各向异性氮化硅坩埚的制备自对准砌块结构的方法
公开(公告)号：WO2018044727A1
公开(公告)日：2018-03-08
申请号：PCT/US2017/048689
申请日：2017-08-25
申请人： TOKYO ELECTRON LIMITED , TOKYO ELECTRON U.S. HOLDINGS, INC.
发明人： SHERPA, Sonam D. , RANJAN, Alok
IPC分类号： H01L21/3065 , H01L21/3213 , H01L21/311
CPC分类号： H01L21/0338 , H01J37/32091 , H01J37/321 , H01J37/32128 , H01J37/32715 , H01J2237/334 , H01L21/02164 , H01L21/0217 , H01L21/0332 , H01L21/0335 , H01L21/0337 , H01L21/31116 , H01L21/67069
摘要： A method of preparing a self-aligned block (SAB) structure is described. The method includes providing a substrate having raised features defined by a first material containing silicon nitride and a second material containing silicon oxide formed on side walls of the first material, and a third material containing an organic material covering some of the raised features and exposing some raised features according to a block pattern formed in the third material. The method further includes forming a first chemical mixture by plasma-excitation of a first process gas, and exposing the first material on the substrate to the first chemical mixture. Thereafter, the method includes forming a second chemical mixture by plasma-excitation of a second process gas, and exposing the first material on the substrate to the second plasma-excited process gas to selectively etch the first material relative to the second and third material.
摘要翻译：描述了制备自对准块（SAB）结构的方法。该方法包括提供具有由包含氮化硅的第一材料和形成在第一材料的侧壁上的包含氧化硅的第二材料限定的凸起特征的衬底以及包含有机材料的第三材料，所述有机材料覆盖一些凸起特征并且暴露一些根据在第三材料中形成的块图案提升特征。该方法进一步包括通过第一处理气体的等离子体激发形成第一化学混合物，并且将衬底上的第一材料暴露于第一化学混合物。此后，该方法包括通过第二处理气体的等离子体激发来形成第二化学混合物，并且将衬底上的第一材料暴露于第二等离子体激发的处理气体以相对于第二和第三材料选择性地蚀刻第一材料。

8. 发明申请

WO2016209205A1 IMAGE TONE-REVERSAL WITH A DIELECTRIC USING BOTTOM-UP CROSS-LINKING FOR BACK END OF LINE (BEOL) INTERCONNECTS 审中-公开
标题翻译：使用底部交叉连接用于背面（BEOL）互连的电介质反转图像
公开(公告)号：WO2016209205A1
公开(公告)日：2016-12-29
申请号：PCT/US2015/036984
申请日：2015-06-22
申请人： INTEL CORPORATION , BRISTOL, Robert L. , BLACKWELL, James M. , HOURANI, Rami
发明人： BRISTOL, Robert L. , BLACKWELL, James M. , HOURANI, Rami
IPC分类号： H01L21/768 , H01L21/28 , H01L21/3205
CPC分类号： H01L21/76816 , H01L21/02126 , H01L21/02211 , H01L21/02282 , H01L21/02304 , H01L21/0335 , H01L21/76801 , H01L21/76808 , H01L21/76897 , H01L2224/16225
摘要： Image tone-reversal with a dielectric using bottom-up cross-linking for back end of line (BEOL) interconnects is described. In an example, a semiconductor structure including a metallization layer includes a plurality of trenches in an interlayer dielectric (ILD) layer above a substrate. A pre-catalyst layer is on sidewalls of one or more, but not all, of the plurality of trenches. Cross-linked portions of a dielectric material are proximate the pre-catalyst layer, in the one or more of the plurality of trenches. Conductive structures are in remaining ones of the trenches.
摘要翻译：描述了使用用于后端（BEOL）互连的自底向上交联的电介质的图像色调反转。在一个示例中，包括金属化层的半导体结构包括在衬底上方的层间电介质（ILD）层中的多个沟槽。预催化剂层位于多个沟槽中的一个或多个但不是全部的侧壁上。电介质材料的交联部分在多个沟槽中的一个或多个中靠近预催化剂层。导电结构在其余的沟槽中。

9. 发明申请

WO2016067477A1 半導体装置の製造方法及びレジストガラス审中-公开
标题翻译：制造半导体器件和电阻玻璃的方法
公开(公告)号：WO2016067477A1
公开(公告)日：2016-05-06
申请号：PCT/JP2014/079150
申请日：2014-10-31
申请人：新電元工業株式会社
发明人：小笠原　淳
IPC分类号： H01L21/329 , C03C3/091 , C03C3/093 , H01L21/308 , H01L21/316 , H01L29/868
CPC分类号： H01L21/0332 , C03C3/091 , C03C3/093 , C09K13/08 , H01L21/0335 , H01L21/0337 , H01L21/28568 , H01L21/308 , H01L21/31111 , H01L21/31144 , H01L29/66136 , H01L29/8611 , H01L29/8613 , H01L29/868
摘要：　半導体基板の表面に形成された酸化膜を部分的に除去する酸化膜除去工程を含む半導体装置の製造方法であって、酸化膜除去工程は、露光工程を用いることなく酸化膜の上面にレジストガラス層を形成する第１工程と、レジストガラス層を焼成してレジストガラス層を緻密化する第２工程と、レジストガラス層をマスクとして酸化膜を部分的に除去する第３工程とを含み、レジストガラス層は、少なくともＳｉＯ２と、Ｂ２Ｏ３と、Ａｌ２Ｏ３と、ＣａＯ、ＭｇＯ及びＢａＯのうち少なくとも２つのアルカリ土類金属の酸化物とを含有し、かつ、Ｐｂと、Ａｓと、Ｓｂと、Ｌｉと、Ｎａと、Ｋと、Ｚｎとを実質的に含有しないレジストガラスからなることを特徴とする半導体装置の製造方法。　本発明の半導体装置の製造方法によれば、酸化膜除去工程中にシリコン露出などの不具合が生じにくく、かつ、高い生産性で半導体装置を製造することができる。
摘要翻译：一种制造半导体器件的方法，其包括用于部分去除形成在半导体衬底的表面上的氧化物膜的氧化膜去除步骤，其特征在于：所述氧化物膜去除步骤包括形成第一步骤在不使用曝光工艺的氧化膜的上表面上的抗蚀剂玻璃层，通过烧结抗蚀剂玻璃层来致密化抗蚀剂玻璃层的第二步骤，以及使用抗蚀剂玻璃层部分除去氧化膜的第三步骤面具并且抗蚀剂玻璃层由至少含有SiO 2和至少两种选自B 2 O 3，Al 2 O 3，CaO，MgO和BaO的碱土金属氧化物的抗蚀剂玻璃形成，但基本上不含Pb，As，Sb，Li，Na ，K和Zn。根据本发明的这种制造半导体器件的方法能够以高生产率制造半导体器件，同时在氧化膜去除步骤期间不会受到诸如硅暴露的缺陷的影响。

10. 发明申请

WO2013190765A1 ハードマスク及びハードマスクの製造方法审中-公开
标题翻译：硬掩模和生产硬掩模的方法
公开(公告)号：WO2013190765A1
公开(公告)日：2013-12-27
申请号：PCT/JP2013/003012
申请日：2013-05-10
申请人：株式会社アルバック
发明人：中野　賢明
IPC分类号： C23C14/34 , C23C14/06 , H01L21/28 , H01L21/285 , H01L21/3205 , H01L21/768 , H01L23/532
CPC分类号： H01L21/0337 , C23C14/0036 , C23C14/0641 , C23C14/3492 , C23C14/54 , H01L21/0332 , H01L21/0335 , H01L21/3081 , H01L21/31144
摘要：　エッチング耐性を発揮する膜密度を持ちながら、その膜ストレスの低いハードマスクを提供する。　処理対象物Ｗに対して所定の処理を施す際に、処理対象物表面への処理範囲を制限するために設けられる本発明のハードマスクＨＤは、窒化チタン膜で構成され、この窒化チタン膜を二層構造とし、下側層Ｌ１が、ハードマスクの全膜厚ｈｔの５～５０％の範囲内の膜厚ｈ１を有すると共に３．５ｇ／ｃｍ３～４．７ｇ／ｃｍ３の範囲内の膜密度を有し、上側層が４．８ｇ／ｃｍ３～５．３ｇ／ｃｍ３の範囲内の膜密度を有する。
摘要翻译：提供一种硬掩模，其具有能够使硬掩模具有耐蚀刻性的膜密度，尽管如此，其具有降低的膜应力。当要对待处理的物体（W）进行给定处理时，为了限制被处理物体的表面的范围，要设置该硬掩模（HD）。硬掩模由氮化钛膜构成，该氮化钛膜具有双层结构，其中下层（L1）的膜厚（h1）在整体的5-50％的范围内膜厚（ht），膜密度为3.5〜4.7g / cm 3，上层膜的密度为4.8〜5.3g / cm 3。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式