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1. 发明申请

WO2013029531A1 现场修复系统和方法审中-公开
公开(公告)号：WO2013029531A1
公开(公告)日：2013-03-07
申请号：PCT/CN2012/080673
申请日：2012-08-28
申请人：张国飙
发明人：张国飙
IPC分类号： G11C29/04
CPC分类号： G11C29/822 , G11C17/00 , G11C29/4401 , G11C2029/0409
摘要：提供一种现场修复系统。该系统的播放器对三维掩膜编程只读存储器（3D-MPROM）的数据进行检测，当发现错误数据时，从一远程伺服器处获取正确数据，或从播放器的暂时存储器中获取正确数据。该方案中，三维掩膜编程只读存储器的大部分数据在出厂时未被检测，而在使用现场被检测和修复，可以缩短测试时间，降低测试成本。

2. 发明申请

WO2015034907A1 METHOD AND SYSTEM FOR REBALANCING DATA STORED IN FLASH MEMORY DEVICES 审中-公开
标题翻译：用于重新分配存储在闪存存储器中的数据的方法和系统
公开(公告)号：WO2015034907A1
公开(公告)日：2015-03-12
申请号：PCT/US2014/053879
申请日：2014-09-03
申请人： SANDISK TECHNOLOGIES INC.
发明人： KRUGER, Warren, Fritz
IPC分类号： G06F12/02 , G11C16/00
CPC分类号： G06F3/0634 , G06F3/0616 , G06F3/0619 , G06F3/064 , G06F3/0647 , G06F3/0653 , G06F3/0688 , G06F3/0689 , G06F11/1048 , G06F12/0246 , G06F2003/0695 , G06F2212/7201 , G06F2212/7202 , G06F2212/7204 , G06F2212/7208 , G11C16/349 , G11C29/822
摘要： Described herein are systems, methods and devices that enhance the endurance of a storage system including a storage medium. The method includes: dividing a plurality of flash memory devices into logical chunks each logical chunk including one or more flash memory blocks; assigning a weight to each of the flash memory devices for a distribution algorithm, where the weight is based on at least a number of available logical chunks; and storing data in the logical chunks in accordance with the distribution algorithm. The method includes detecting a trigger condition for a respective flash memory device. In response to detecting the trigger condition, the method includes: decreasing the weight of the respective flash memory device; updating the distribution algorithm to reflect the decreased weight of the respective flash memory device; and rebalancing data stored in the plurality of flash memory devices in accordance with the updated distribution algorithm.
摘要翻译：这里描述了增强包括存储介质的存储系统的耐久性的系统，方法和装置。该方法包括：将多个闪速存储器件分成逻辑块，每个逻辑块包括一个或多个闪存块; 为每个所述闪存设备分配权重用于分布算法，其中权重基于至少一些可用的逻辑块; 并根据分布算法将数据存储在逻辑块中。该方法包括检测相应闪存设备的触发条件。响应于检测到触发条件，该方法包括：减小相应闪存设备的重量; 更新分布算法以反映相应闪存设备的减轻的重量; 以及根据所述更新的分布算法重新平衡存储在所述多个快闪存储器件中的数据。

3. 发明申请

WO0239457A3 MEMORY MANAGEMENT LOGIC FOR EXPANDING THE UTILIZATION OF READ-ONLY MEMORIES 审中-公开
标题翻译：存储管理逻辑，用于高级存储应用
公开(公告)号：WO0239457A3
公开(公告)日：2002-09-19
申请号：PCT/DE0103891
申请日：2001-10-11
申请人： INFINEON TECHNOLOGIES AG , MAHRLA PETER
发明人： MAHRLA PETER
IPC分类号： G06F11/00 , G06F12/06 , G11C17/10 , G11C29/00 , G11C11/00
CPC分类号： G11C29/822 , G06F12/0638 , G11C17/10
摘要： The invention enables the use of an economical read-only memory together with a rewritable memory. To this end, a memory management logic (2) interacts with a control unit (1), with a read-only memory (3), and with a rewritable memory (4). The data of specified memory areas of the read-only memory (3) are replaced by data stored on the rewritable memory (4). If the control unit (1) accesses the replaced data of the read-only memory (3), the memory management logic (2) redirects this access to the corresponding data stored on the rewritable memory (4).
摘要翻译：本发明使得与可重写存储器一起使用低成本只读存储器成为可能。为此，存储器管理逻辑（2）与控制单元（1），只读存储器（3）和可重写存储器（4）交互作用。只读存储器（3）的某些存储区域的数据已经被可重写存储器（4）上的数据替代。如果控制单元（1）访问只读存储器（3）的替换数据，则存储器管理逻辑（2）将该访问转发到可重写存储器（4）上的相应数据。

4. 发明申请

WO2012167642A1 WEAR LEVELING METHOD AND APPARATUS 审中-公开
标题翻译：磨损方法和装置
公开(公告)号：WO2012167642A1
公开(公告)日：2012-12-13
申请号：PCT/CN2012/072372
申请日：2012-03-15
申请人： TSINGHUA UNIVERSITY , PAN, Liyang , TANG, Chen
发明人： PAN, Liyang , TANG, Chen
IPC分类号： G06F12/06
CPC分类号： G11C16/3495 , G11C29/822
摘要： The present invention discloses a wear leveling method; the method determines a pool mask for each physical block based on an erase number of each physical block. For different erase numbers, masks of the physical blocks are determined as cool pool mask CPM, normal pool mask NPM or hot pool mask HPM. When the pool mask of one physical block is changed from NPM to HPM, data of any physical block of which the pool mask is CPM is copied to the physical block of which the pool mask is HPM, and the physical block of which the pool mask is CPM is recycled as a garbage block. The present invention discloses a wear leveling apparatus, the method and apparatus can reduce additional wear caused by the wear leveling.
摘要翻译：本发明公开了一种磨损均衡方法; 该方法基于每个物理块的擦除次数确定每个物理块的池掩码。对于不同的擦除号码，物理块的掩码被确定为酷池掩码CPM，普通池掩码NPM或热池掩码HPM。当一个物理块的池掩码从NPM更改为HPM时，池掩码为CPM的任何物理块的数据将复制到池掩码为HPM的物理块，并且池掩码为是将CPM作为垃圾块进行回收。本发明公开了一种耐磨均衡装置，该方法和装置可以减少由磨损平整引起的附加磨损。

5. 发明申请

WO2003032372A1 A THREE-DIMENSIONAL MEMORY 审中-公开
公开(公告)号：WO2003032372A1
公开(公告)日：2003-04-17
申请号：PCT/CN2002/000703
申请日：2002-09-29
IPC分类号： H01L21/00
CPC分类号： H01L29/76 , G11C7/18 , G11C17/06 , G11C17/14 , G11C29/822 , G11C29/846 , H01L23/58 , H01L27/0688
摘要： In a three-dimensional integrated memory (3DiM), three-dimensional memories (3D-Ms) are integrated with conventional readable and writeable memories and/or data processors on a single chip. The overall performance of a 3DiM (such as speed, rate of finished products, programmability and data security) is superior to that of standalone 3D-Ms. The invention provides various types of methodsfor improving the capability of integration of said 3D-Ms. In addition, the invention also provides further improvement in the structure, circuit design and the like of 3D-Ms. One important application field of 3D-Ms is the integrated circuit testing : a 3D-M loaded with test data may be integrated with a test circuit, and thereby realize self-testing and high-speed testing on the spot.

6. 发明申请

WO2013005355A1 メモリアクセス制御装置、及び製造方法审中-公开
标题翻译：存储器访问控制装置和制造方法
公开(公告)号：WO2013005355A1
公开(公告)日：2013-01-10
申请号：PCT/JP2012/001142
申请日：2012-02-21
申请人：パナソニック株式会社 , 森本高志 , 橋本隆
发明人：森本　高志 , 橋本　隆
IPC分类号： G06F12/16 , G01R31/28 , G06F13/00
CPC分类号： G11C8/04 , G06F13/00 , G11C29/00 , G11C29/022 , G11C29/4401 , G11C29/822 , H01L2224/16225
摘要：　本発明に係るメモリアクセス制御装置は、所定長のビット列における１以上のビット位置を示すビット位置情報を記憶するためのビット位置情報記憶部と、論理アドレスによって指定される記憶領域の範囲のビット数よりも多いビット数のビット列を、所定長単位でメモリから読み出す試みを行う読出部と、読出部の行う読み出しの試みによってメモリから取り出されたビット列から、所定長単位で、ビット位置情報記憶部に記憶されるビット位置情報によって示されるビット位置のビットを抽出するビット列抽出部とを備える。
摘要翻译：该存储器访问控制装置具有：位位置信息存储单元，用于存储指示具有预定长度的比特串中的一个或多个比特位置的比特位置信息; 读出单元，尝试读出具有比由逻辑地址指定的存储区域的范围内的比例大的比特数的比特串，该比特串以预定长度为单位从存储器读出; 以及位串提取单元，用于通过读出单元的尝试读出，从存储器中取出的位串中以预定长度为单位提取存储在位位置信息存储单元中的位位置信息指示的位位置的位。

7. 发明申请

WO03032372A8 A THREE-DIMENSIONAL MEMORY 审中-公开
标题翻译：一个三维的记忆
公开(公告)号：WO03032372A8
公开(公告)日：2003-09-18
申请号：PCT/CN0200703
申请日：2002-09-29
申请人： ZHANG GUOBIAO
发明人： ZHANG GUOBIAO
IPC分类号： G11C7/18 , G11C29/00 , H01L27/06 , H01L21/00
CPC分类号： H01L29/76 , G11C7/18 , G11C17/06 , G11C17/14 , G11C29/822 , G11C29/846 , H01L23/58 , H01L27/0688
摘要： In a three-dimensional integrated memory (3DiM), three-dimensional memories (3D-Ms) are integrated with conventional readable and writeable memories and/or data processors on a single chip. The overall performance of a 3DiM (such as speed, rate of finished products, programmability and data security) is superior to that of standalone 3D-Ms. The invention provides various types of methodsfor improving the capability of integration of said 3D-Ms. In addition, the invention also provides further improvement in the structure, circuit design and the like of 3D-Ms. One important application field of 3D-Ms is the integrated circuit testing : a 3D-M loaded with test data may be integrated with a test circuit, and thereby realize self-testing and high-speed testing on the spot.
摘要翻译：在三维集成存储器（3DiM）中，三维存储器（3D-Ms）与传统的可读和可写存储器和/或数据处理器集成在单个芯片上。 3DiM的整体性能（如速度，成品率，可编程性和数据安全性）优于独立式3D-Ms。本发明提供了各种提高3D-Ms整合能力的方法。另外，本发明还提供了3D-Ms的结构，电路设计等方面的进一步改进。 3D-Ms的一个重要应用领域是集成电路测试：装载有测试数据的3D-M可以与测试电路集成，从而实现现场自检和高速测试。

8. 发明申请

WO02039457A2 MEMORY MANAGEMENT LOGIC FOR EXPANDING THE UTILIZATION OF READ-ONLY MEMORIES 审中-公开
标题翻译：内存管理逻辑固定值店扩大使用
公开(公告)号：WO02039457A2
公开(公告)日：2002-05-16
申请号：PCT/DE2001/003891
申请日：2001-10-11
IPC分类号： G06F11/00 , G06F12/06 , G11C17/10 , G11C29/00
CPC分类号： G11C29/822 , G06F12/0638 , G11C17/10
摘要： The invention enables the use of an economical read-only memory together with a rewritable memory. To this end, a memory management logic (2) interacts with a control unit (1), with a read-only memory (3), and with a rewritable memory (4). The data of specified memory areas of the read-only memory (3) are replaced by data stored on the rewritable memory (4). If the control unit (1) accesses the replaced data of the read-only memory (3), the memory management logic (2) redirects this access to the corresponding data stored on the rewritable memory (4).
摘要翻译：本发明允许使用低成本的只读与可重写存储器内存。通过用控制单元（1），一个只读存储器（3）和可重写存储器（4）一起起作用的存储器管理逻辑（2）。只读存储器（3）的某些存储区的数据已被取代数据在可重写存储器（4）。接合所述控制单元（1）到只读存储器的替换数据（3），存储器管理逻辑（2）转发该访问相应的数据在可重写存储器（4）。

9. 发明申请

WO1998019343A1 MEMORY REDUNDANCY CIRCUIT USING SINGLE POLYSILICON FLOATING GATE TRANSISTORS AS REDUNDANCY ELEMENTS 审中-公开
标题翻译：使用单个多晶硅浮动栅极晶体管作为冗余元件的存储器冗余电路
公开(公告)号：WO1998019343A1
公开(公告)日：1998-05-07
申请号：PCT/US1996017300
申请日：1996-10-28
申请人： MACRONIX INTERNATIONAL CO., LTD. , YIU, Tom, Dang-Hsing , SHONE, Fuchia
发明人： MACRONIX INTERNATIONAL CO., LTD.
IPC分类号： H01L29/76
CPC分类号： G11C29/80 , G11C29/822 , H01L27/115 , H01L29/7885
摘要： A read-only memory device (10) is provided which comprises an array of read-only memory cells arranged in rows and columns. An additional row (15) of flat, single polysilicon floating gate memory cells is provided. A row decoder (11) coupled to the array of read-only memory cells is responsive to addresses corresponding to rows in the array for selecting addressed rows. Control circuitry (18) including a programmable store for identifying a defective row in the array to be replaced by the additional row, selects the additional row and replaces the defective row in response to an address corresponding to the defective row. In addition, circuitry (19) is provided on the integrated circuit which allows access to the additional row of floating gate memory cells for programming the additional row. This structure is particularly applied to an array of mask ROM cells.
摘要翻译：提供了只读存储器件（10），其包括以行和列排列的只读存储器单元的阵列。提供了另外一排（15）平坦的单个多晶硅浮动栅极存储单元。耦合到只读存储器单元阵列的行解码器（11）响应于对应于阵列中的行的地址来选择寻址行。控制电路（18）包括一个可编程存储器，用于识别阵列中由附加行替代的有缺陷的行，选择附加行并响应于与该有缺陷行相对应的地址替换该有缺陷行。此外，在集成电路上提供电路（19），其允许访问用于编程附加行的附加行的浮动栅极存储器单元。该结构特别适用于掩模ROM单元阵列。

10. 发明申请

WO1993011488A1 A ROM WITH RAM CELL AND CYCLIC REDUNDANCY CHECK CIRCUIT 审中-公开
标题翻译：具有RAM单元和循环冗余校验电路的ROM
公开(公告)号：WO1993011488A1
公开(公告)日：1993-06-10
申请号：PCT/JP1992001592
申请日：1992-12-07
申请人： SEIKO EPSON CORPORATION
发明人： SEIKO EPSON CORPORATION , WILLIAM, C., Yung
IPC分类号： G06F11/08
CPC分类号： G11C29/822 , G06F11/1008 , G06F11/1076
摘要： An integrated circuit memory system and method having addressable memory locations for storing data, comprising a read-only memory section having addressable memory locations for storing read-only data, and a programmable memory section having programmable, addressable memory locations corresponding to predetermined ones of the read-only memory locations. The programmable memory locations are used to indicate whether the read-only data stored at the predetermined ones of the read-only memory locations is valid or invalid. A cyclic redundancy check (CRC) circuit is used to verify the integrity of the data stored in the ROM. In the event of one or more data errors, locations of the ROM containing the error, or the entire ROM, may be flagged as invalid.
摘要翻译：一种具有用于存储数据的可寻址存储器位置的集成电路存储器系统和方法，包括具有用于存储只读数据的可寻址存储器位置的只读存储器部分，以及具有可编程的可寻址存储器位置的可编程存储器部分，只读存储单元。可编程存储器位置用于指示存储在只读存储器位置中的预定存储器位置的只读数据是有效还是无效。循环冗余校验（CRC）电路用于验证存储在ROM中的数据的完整性。在发生一个或多个数据错误的情况下，包含该错误的ROM或整个ROM的位置可被标记为无效。

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