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1. 发明申请

WO2009010896A1 CIRCUIT WITH NETWORK OF MESSAGE DISTRIBUTOR CIRCUITS 审中-公开
标题翻译：具有消息分发电路网络的电路
公开(公告)号：WO2009010896A1
公开(公告)日：2009-01-22
申请号：PCT/IB2008/052728
申请日：2008-07-07
申请人： NXP B.V. , VAN BERKEL, Cornelis, H.
发明人： VAN BERKEL, Cornelis, H.
IPC分类号： G06F15/173 , G06F9/50
CPC分类号： H04L49/15 , G06F9/5027 , G06F15/16 , G06F15/163 , G06F15/17 , G06F15/173 , G06F15/17356 , G06F15/17393 , H04L47/10 , H04L47/266 , H04L47/30 , H04L49/10 , H04L49/101 , H04L49/1507 , H04L49/25 , H04L49/506
摘要： Source circuits (10) produce messages that may each be processed by any one ofa plurality of processing circuits (14). A network of distributor circuits is provided between the source circuits and the processing circuits (14). Local decisions by the distributor circuits in the network decide for each message to which one of the processing circuits the message will be routed. Messages are supplied to at least two parallel distributor circuits. These distributor circuits (12a) select fromfurther distributor circuits (12b) in the network on the basis of current availability of individual ones of the further distributor circuits (12b). The respective messages are in turn forwarded from the selected further distributor circuits (12b) to data processing circuits (14) along routes selected by the selected further distributor circuits (12b) on the basis of current availability of the data processing circuits (14) and/or subsequent distributor circuits (12c) in the network.
摘要翻译：源电路（10）产生可以由多个处理电路（14）中的任何一个处理的消息。在源电路和处理电路（14）之间提供分配器电路网络。网络中的分配器电路的本地决定决定了消息将被路由到哪个处理电路的每个消息。消息提供给至少两个并行分配器电路。这些分配器电路（12a）基于其它分配器电路（12b）中的各个的当前可用性从网络中的其他分配器电路（12b）中进行选择。根据数据处理电路（14）的当前可用性，各个消息依次由所选择的另外的分配器电路（12b）选择的路径从所选择的另外的分配器电路（12b）转发到数据处理电路（14），以及 /或后续的分配器电路（12c）。

2. 发明申请

WO2016055541A1 SYSTÈME EMBARQUÉ SUR PUCE À HAUTE SÛRETÉ DE FONCTIONNEMENT 审中-公开
标题翻译：具有高操作性的芯片系统
公开(公告)号：WO2016055541A1
公开(公告)日：2016-04-14
申请号：PCT/EP2015/073183
申请日：2015-10-07
申请人： SAGEM DEFENSE SECURITE
发明人： LIU, Céline , CHARRIER, Nicolas , MARTI, Nicolas
IPC分类号： G06F15/78 , G06F13/16 , G06F11/00
CPC分类号： G06F13/4068 , G06F11/00 , G06F11/0736 , G06F11/0757 , G06F11/079 , G06F13/1657 , G06F13/28 , G06F15/17356
摘要： L'invention concerne un système embarqué sur une puce (100) comprenant un ensemble de modules maîtres parmi un module de traitement principal (101a) et un contrôleur d'accès direct à la mémoire (DMA) (102a) associé (101a), et au moins un module de traitement secondaire (101b) et un DMA (102b) associé (101b), et de modules esclaves, chaque module maître étant configuré pour être connecté à une source d'horloge, une alimentation, et des modules esclaves parmi : un ensemble périphériques de proximité (105a,b), au moins une mémoire interne (104a,b), et un ensemble (106) de périphériques et de mémoires externes partagés par les modules maîtres, ladite source d'horloge, l'alimentation, les périphériques de proximité (105a,b) et une mémoire cache (103a,b) d'un module de traitement maître et de son DMA étant dédiés audit module de traitement maître et non partagés avec les autres modules de traitement de l'ensemble de modules maîtres, ladite au moins une mémoire interne (104a,b) de chaque module de traitement maître et de son DMA étant dédiée audit module de traitement maître, ledit module de traitement principal pouvant toutefois y accéder (101a).
摘要翻译：本发明涉及一种芯片系统（100），包括一组主模块，其包括与所述模块（101a）相关联的主处理模块（101a）和直接存储器访问控制器（DMA）（102a），以及至少一个辅助处理模块（101b）和与所述模块（101b）相关联的DMA（102b）和从模块; 每个主模块被配置为连接到时钟源，电源和从模块，其包括一组邻近外围设备（105a，b），至少一个内部存储器（104a，b）和一组外围设备和主模块共享的外部存储器; 主处理模块的所述时钟源，电源，邻近外围设备（105a，b）和高速缓冲存储器（103a，b），其DMA专用于所述主处理模块，并且不与所述主处理模块的其他处理模块共享主模块; 并且每个主处理模块的至少一个内部存储器（104a，b）及其DMA专用于所述主处理模块，所述主处理模块（101a）仍能够访问它们。

3. 发明申请

WO2014135233A1 DATA PROCESSING TECHNIQUE 审中-公开
标题翻译：数据处理技术
公开(公告)号：WO2014135233A1
公开(公告)日：2014-09-12
申请号：PCT/EP2013/071699
申请日：2013-10-17
申请人： ZF FRIEDRICHSHAFEN AG
发明人： WILHELM, Siegfried E.
IPC分类号： G06F15/16
CPC分类号： G06F15/17356 , H04L63/12
摘要： A device (100) for data processing is provided. The device (100) has at least three functional units (110, 120, 130, 140). Each of the units includes a processing component and a memory component coupled to the processing component. The processing component is adapted to perform Instructions encoded into the memory component.
摘要翻译：提供了一种用于数据处理的设备（100）。装置（100）具有至少三个功能单元（110,120,130,140）。每个单元包括处理部件和耦合到处理部件的存储器部件。处理组件适于执行编码到存储器组件中的指令。

4. 发明申请

WO2008052181A3 A NETWORK INTERFACE CARD FOR USE IN PARALLEL COMPUTING SYSTEMS 审中-公开
标题翻译：一种用于并行计算系统的网络接口卡
公开(公告)号：WO2008052181A3
公开(公告)日：2008-07-31
申请号：PCT/US2007082714
申请日：2007-10-26
申请人： REED COKE S
发明人： REED COKE S
IPC分类号： G06F15/167
CPC分类号： G06F12/0806 , G06F12/0802 , G06F15/17356 , H04L49/90 , H04L49/9063
摘要： A network device comprises a controller that manages data flow through a network interconnecting a plurality of processors. The processors of the processor plurality comprise a local memory divided into a private local memory and a public local memory, a local cache, and working registers. The network device further comprises a plurality of cache mirror registers coupled to the controller that receive data to be forwarded to the processor plurality. The controller is responsive to a request to receive data by transferring requested data directly to public memory without interrupting the processor, and by transferring requested data via at least one cache mirror register for a transfer to processor local cache, and to processor working registers.
摘要翻译：网络设备包括管理通过互连多个处理器的网络的数据流的控制器。处理器多个的处理器包括划分成专用本地存储器和公共本地存储器的本地存储器，本地高速缓存以及工作寄存器。网络设备还包括耦合到控制器的多个高速缓存镜像寄存器，其接收将被转发到处理器多个的数据。控制器通过将所请求的数据直接传送到公共存储器而不中断处理器并且通过经由至少一个高速缓存镜像寄存器传送所请求的数据以传送到处理器本地高速缓存以及处理器工作寄存器来响应于接收数据的请求。

5. 发明申请

WO2012066414A1 UNIFIED NETWORK ARCHITECTURE FOR SCALABLE SUPER-CALCULUS SYSTEMS 审中-公开
标题翻译：用于可扩展超级计算系统的统一网络架构
公开(公告)号：WO2012066414A1
公开(公告)日：2012-05-24
申请号：PCT/IB2011/002742
申请日：2011-11-18
申请人： EUROTECH SPA , ROSSI, Mauro , TECCHIOLLI, Giampietro , ZUCCATO, Pierfrancesco
发明人： ROSSI, Mauro , TECCHIOLLI, Giampietro , ZUCCATO, Pierfrancesco
IPC分类号： G06F15/173
CPC分类号： G06F9/54 , G06F15/17337 , G06F15/17343 , G06F15/17356
摘要： A network architecture for the communication between elementary calculus units or nodes of a supercomputer partitionable and scalable at the level of calculus power in the range of PetaFLOPS. The supercomputer comprises: a plurality of modular structures (17), each of which comprises a plurality of elementary calculus units or nodes (18) defined by node cards wherein the overall processing required by the application is mapped on a determinate partition of said nodes (18) and distributed in coordinated manner to said individual nodes (18), each of which is configured to execute a process or sub- set of operations required by the application; a backplane (20) both of interconnection between said nodes (18) of the modular structure (17) and also of communication of said nodes (18) with the other modular structures (17); and a root card (22), which manages feed and provides to monitor and distribute synchronization information both between the nodes (18) interconnected by the relative backplane (20) and also toward the other modular structures (17).
摘要翻译：用于在PetaFLOPS范围内的微积分级别的可分解和可缩放的超级计算机的基本演算单元或节点之间的通信的网络架构。超级计算机包括：多个模块化结构（17），每个模块结构（17）包括由节点卡定义的多个基本演算单元或节点（18），其中应用所需的整体处理映射在所述节点的确定分区上 18）并且以协调的方式分布到所述单个节点（18），每个节点被配置为执行应用所需的操作或子组; 模块化结构（17）的所述节点（18）之间的互连以及所述节点（18）与其他模块化结构（17）的通信的背板（20）。以及根卡（22），其管理馈送并且提供用于监视和分发由所述相对背板（20）互连并且还朝向所述其他模块结构（17）的所述节点（18）之间的同步信息。

6. 发明申请

WO2009098820A1 ネットワークスイッチ、経路設定方法およびプログラム审中-公开
标题翻译：网络切换，路径设置方法和程序
公开(公告)号：WO2009098820A1
公开(公告)日：2009-08-13
申请号：PCT/JP2008/072511
申请日：2008-12-11
申请人：日本電気株式会社 , 星宗王
发明人：星宗王
IPC分类号： H04L12/56 , G06F15/173
CPC分类号： H04L45/00 , G06F15/17356 , H04L45/16 , H04L45/60 , H04L49/101 , H04L49/201 , H04L49/253
摘要：複数の入力ポートに対応付けられた複数の出力ポートのうちマルチキャストパケットを出力するために指定された出力ポートに対して、マルチキャストパケットの転送経路を設定する。さらに、転送経路設定を完了したプロセス数である経路設定完了プロセス数をカウントし、カウントした経路設定完了プロセス数と、マルチキャスト通信を実行させるプロセス数とが一致するか否かを判別し、一致すると判別したときにマルチキャスト通信の転送経路設定が完了したことを識別する。
摘要翻译：为从与多个输入端口相关联的多个输出端口中指定的输出端口设置为用于输出多播分组的输出端口的多播分组传送路径。此外，对路径设置完成处理的次数进行计数，其中，路径设置完成处理的次数是完成传送路径设置的处理次数，并且确定路数设置完成处理的计数是否与处理次数相同需要执行组播通信。如果是，则确定多播通信的传送路径设置已经完成。

7. 发明申请

WO2008052181A2 A NETWORK INTERFACE CARD FOR USE IN PARALLEL COMPUTING SYSTEMS 审中-公开
标题翻译：用于并行计算系统的网络接口卡
公开(公告)号：WO2008052181A2
公开(公告)日：2008-05-02
申请号：PCT/US2007/082714
申请日：2007-10-26
申请人： REED, Coke, S.
发明人： REED, Coke, S.
IPC分类号： G06F15/80 , G06F9/02
CPC分类号： G06F12/0806 , G06F12/0802 , G06F15/17356 , H04L49/90 , H04L49/9063
摘要： A network device comprises a controller that manages data flow through a network interconnecting a plurality of processors. The processors of the processor plurality comprise a local memory divided into a private local memory and a public local memory, a local cache, and working registers. The network device further comprises a plurality of cache mirror registers coupled to the controller that receive data to be forwarded to the processor plurality. The controller is responsive to a request to receive data by transferring requested data directly to public memory without interrupting the processor, and by transferring requested data via at least one cache mirror register for a transfer to processor local cache, and to processor working registers.
摘要翻译：网络设备包括控制器，其管理通过互连多个处理器的网络的数据流。处理器的处理器多个包括分为专用本地存储器和公共本地存储器，本地高速缓存和工作寄存器的本地存储器。网络设备还包括耦合到控制器的多个高速缓存镜寄存器，其接收要转发到处理器多个的数据。控制器响应于通过将所请求的数据直接传送到公共存储器而不中断处理器来接收数据的请求，并且通过经由至少一个缓存镜像寄存器传送所请求的数据以传送到处理器本地高速缓存以及处理器工作寄存器来响应该请求。

8. 发明申请

WO2015135385A1 服务器及数据访问方法审中-公开
公开(公告)号：WO2015135385A1
公开(公告)日：2015-09-17
申请号：PCT/CN2015/070453
申请日：2015-01-09
申请人：华为技术有限公司
发明人：王工艺 , 贺成洪 , 赵亚飞 , 常胜
IPC分类号： G06F15/163
CPC分类号： G06F15/17356
摘要：一种服务器及数据访问方法，该服务器（100）包括处理器互联节点（110）；处理器互联节点（110）包括至少一个节点控制器（120）和至少两个基本节点（130），每个基本节点（130）包括至少四个处理器（140）；节点控制器（120），与基本节点（130）相连接，用于按照处理器（140）的地址空间管理处理器（140）的事务；还用于接收源处理器的访问请求及源处理器标识，按照访问请求中携带的目标地址，将访问请求以及节点控制器标识发往目标处理器。至少一个NC保证了服务器的带宽；相同基本节点中的处理器可以直接互联并互相访问，相同处理器互联节点的不同基本节点中的处理器进行数据访问时，不需跨越NC之间的链路，降低了服务器延迟。

9. 发明申请

WO2015059102A1 PROCESSOR COMMUNICATIONS BETWEEN A PROCESSOR AND MULTIREADED PROCESSOR HAVING AN INTER-THREADINTERCONNECT 审中-公开
标题翻译：处理器与具有连接器连接的多处理器之间的处理器通信
公开(公告)号：WO2015059102A1
公开(公告)日：2015-04-30
申请号：PCT/EP2014/072460
申请日：2014-10-20
申请人： XMOS LIMITED
发明人： STANFORD-JASON, Andrew , MAY, Michael David , TOON, Nigel Jürgen , DANIEL JOHN PELHAM, Wilkinson
IPC分类号： G06F9/30 , G06F9/38 , G06F13/40 , G06F15/173 , G06F15/78
CPC分类号： G06F13/4286 , G06F9/30072 , G06F9/30087 , G06F9/3009 , G06F9/30123 , G06F9/3851 , G06F13/24 , G06F15/17356
摘要： A processing apparatus comprising: a bus; a first processor connected to the bus and configured to communicate over the bus according to a bus protocol; a second, multithread processor; and an inter-thread interconnect based on a system of channels. The apparatus also comprises an interface between the bus and the inter-thread interconnect, comprising a bus side implementing the bus protocol and an interconnect side for interfacing with the system of channels. The first processor is thereby operable to communicate with a designated one of said threads via the bus and a respective channel of the inter-thread interconnect.
摘要翻译：一种处理装置，包括：总线; 连接到总线并被配置为根据总线协议通过总线进行通信的第一处理器; 第二个多线程处理器; 以及基于信道系统的线间互连。该设备还包括总线和线间互连之间的接口，包括实现总线协议的总线侧和用于与信道系统进行接口的互连侧。因此，第一处理器可操作以经由总线和线间互连的相应通道与指定的一个所述线程进行通信。

10. 发明申请

WO2007096628A3 REAL-TIME DISTRIBUTED PROCESSOR ENVIRONMENT 审中-公开
标题翻译：实时分布式处理器环境
公开(公告)号：WO2007096628A3
公开(公告)日：2008-09-25
申请号：PCT/GB2007000624
申请日：2007-02-22
申请人： MBDA UK LTD , CAMPBELL ERIC RALPH
发明人： CAMPBELL ERIC RALPH
IPC分类号： G06F9/46
CPC分类号： G06F9/54 , G06F15/17356
摘要： A real-time distributed processing environment for supporting the execution of interacting activities in different processors, comprising a network of message-passing elements for transferring data between memory areas of the processors; and route-table means associated with each message-passing element within the distributed processing environment, the route-table means comprising programmable variables for a set of software-routes that are to be supported by the associated message-passing device, wherein software-route data associated with a software activity producing data and a software activity using the data may be transferred between memory devices concurrently with execution of activities by the processors. The environment allows the processors to commence or continue execution of any activity simultaneously with the movement of software-route data between the memory spaces of the processors without any involvement from software, the route-table effectively decouples in time, the movement of data by the message-passing electronics from the execution of the activities and any of their associated software-route access procedures that are running on the processors.
摘要翻译：一种用于支持在不同处理器中执行交互活动的实时分布式处理环境，包括用于在处理器的存储区域之间传送数据的消息传递元件网络; 以及与所述分布式处理环境内的每个消息传递元素相关联的路由表装置，所述路由表装置包括将被相关联的消息传递设备支持的一组软件路由的可编程变量，其中软件路由与产生数据的软件活动相关联的数据和使用该数据的软件活动可以在存储器设备之间与处理器执行活动同时传送。环境允许处理器开始或继续执行任何活动，同时在处理器的存储空间之间移动软件路由数据，而不需要软件的参与，路由表有效地在时间上解耦，数据的移动由来自执行活动的消息传递电子设备以及在处理器上运行的任何相关联的软件路由访问过程。

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