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    • 3. 发明申请
    • VERFAHREN ZUM ERZEUGEN EINES FEHLERBERICHTS
    • 产生错误报告的程序
    • WO2017140378A1
    • 2017-08-24
    • PCT/EP2016/053575
    • 2016-02-19
    • SIEMENS AKTIENGESELLSCHAFT
    • LANG, JörgSCHULZE, MarcoWIENERS-REHRMANN, Tobias
    • H04L12/26G06F11/07G06F11/16H02M7/483
    • H04L41/06G05B23/02G06F11/07G06F11/1629H02M2007/4835H04L43/0847H04L43/10H04L43/18
    • Die Erfindung betrifft ein Verfahren zum Erzeugen eines Fehlerberichts über einen elektrischen Stromrichter, der eine Vielzahl von gleichartigen Modulen (1_1, 1_2, 1_3) aufweist, welche jeweils mindestens zwei elektronische Schaltelemente (202, 206) und einen elektrischen Energiespeicher (210) aufweist. Bei dem Verfahren sendet eine Steuereinrichtung (35) eine erste Nachricht (425) an eines der Module (1_1) ab, die erste Nachricht (425) wird über eine dem Modul (1_1) zugeordnete Kommunikationsverbindung (37) zu dem Modul (1_1) übertragen. Weiterhin sendet das Modul (1_1) eine zweite Nachricht (430) an die Steuereinrichtung (35). Die bei dem Modul (1_1) empfangene erste Nachricht (425) wird daraufhin überprüft (502), ob sie sich von der abgesendeten ersten Nachricht unterscheidet, und das Auftreten eines Fehlers wird erkannt, wenn sich die empfangene erste Nachricht (425) von der abgesendeten ersten Nachricht unterscheidet. Bei Erkennen eines Fehlers werden Informationen (435) über diesen Fehler in einer Überwachungseinrichtung (410) gespeichert (508) und ein Fehlerbericht (445) erzeugt.
    • 本发明涉及一种方法,用于生成在具有多个相同的模块中的电力转换器的错误报告(1,1_1,1_2,1_3),其具有至少两个电子开关元件(202,206) 和电能存储器(210)。 在该方法中,控制装置(35)上的模块中的一个(1_1),其第一消息(425)发送第一消息(425)是在与所述通信链路(37)与模块相关联的模块(1_1)(1_1 )导航用途发送。 此外,模块(1_1)向控制装置(35)发送第二消息(430)。 然后检查(502)在模块(1_1)处接收到的第一消息(425)与发送的第一消息不同,并且当接收到的第一消息(425)检测到错误时 )不同于发送的第一条消息。 在检测到错误时,关于该错误的信息(435)被存储(508)在监视设备(410)中并且生成错误报告(445)。

    • 5. 发明申请
    • DEBUG SIGNALING IN A MULTIPLE PROCESSOR DATA PROCESSING SYSTEM
    • 多处理器数据处理系统中的调试信号
    • WO2010117618A2
    • 2010-10-14
    • PCT/US2010/028300
    • 2010-03-23
    • FREESCALE SEMICONDUCTOR INC.MOYER, William, C.GUMULJA, Jimmy
    • MOYER, William, C.GUMULJA, Jimmy
    • G06F9/46G06F9/06G06F15/163
    • G06F11/1679G06F11/1629G06F11/1695G06F11/3632
    • A system includes a first processor (12), a second processor (14), a first clock (54) coupled to the first processor, and a third clock (56) coupled to the first processor and to the second processor. The first processor includes debug circuitry (58) coupled to receive the third clock, synchronization circuitry (48, 43) coupled to receive the first clock, wherein the synchronization circuitry receives a first request to enter a debug mode and provides a first synced debug entry request signal (51 or 25) and wherein the first synced debug entry request signal is synchronized with respect to the first clock, and an input for receiving a second synced debug entry request signal (27) from the second processor wherein the first processor waits to enter the debug mode until the first synced debug entry request signal and the second synced debug entry request signal are both asserted.
    • 系统包括第一处理器(12),第二处理器(14),耦合到第一处理器的第一时钟(54)和耦合到第一处理器和第二处理器的第三时钟(56)。 第一处理器包括耦合以接收第三时钟的调试电路(58),耦合以接收第一时钟的同步电路(48,43),其中同步电路接收进入调试模式的第一请求并提供第一同步调试条目 请求信号(51或25),并且其中所述第一同步调试条目请求信号相对于所述第一时钟同步;以及输入,用于从所述第二处理器接收第二同步调试条目请求信号(27),其中所述第一处理器等待 进入调试模式,直到第一个同步的调试条目请求信号和第二个同步的调试条目请求信号都被断言。
    • 7. 发明申请
    • SCHNITTSTELLE ZUM DATENAUSTAUSCH ZWISCHEN REDUNDANT AUSGEFÜHRTEN PROGRAMMEN ZUR KRAFTFAHRZEUGSTEUERUNG
    • 接口,用于之间的冗余通信来执行用于汽车控制计划
    • WO2014060470A1
    • 2014-04-24
    • PCT/EP2013/071615
    • 2013-10-16
    • CONTINENTAL TEVES AG & CO. OHG
    • HEISE, AndreasSCHADE, KaiSÄNGER, MarcoHERR, ReinhardZYDEK, MichaelHARTMANN, RalfAMJADI, Houman
    • G06F9/54G06F11/16
    • B60T7/12G05B15/02G05D1/0055G06F9/544G06F11/1629G06F2201/845
    • Die Erfindung betrifft eine elektronische Kontrolleinheit (30) zur Steuerung und/oder Regelung wenigstens eines Kraftfahrzeugsystems,umfassend zumindest ein integriertes Mikrocontrollersystem (34) zur Ausführung von Software, welches zu- mindest zwei Mikrocontrollereinheiten (1,1') aufweist, die jeweils zumindest ein eigenständiges Betriebssystem (5,5') ausführen, wobei wenigstens eine Schnittstelle (2) zum Austausch von Informationen zwischen den Mikrocontrollereinheiten (1, 1') vorgesehen ist, und sich weiterhin dadurch auszeichnet, dass eine erste Mikrocontrollereinheit (1) derart ausgestaltet ist, dass diese eine Steuerung und/oder Regelung eines ersten Kraftfahrzeugsystems, insbesondere eines Kraftfahrzeugbremssystems, ausführt, und eine zweite Mikrocontrollereinheit (1') derart ausgestaltet ist, dass diese mittels der Schnittstelle (2) der ersten Mikrocontrollereinheit (1) Vorgaben zur Steuerung und/oder Regelung des ersten Kraftfahrzeugsystems bereitstellen kann. Weiterhin umfasst die Erfindung die Verwendung der elektronischen Kontrolleinheit.
    • 本发明涉及一种电子控制单元(30),用于控制和/或调节至少一个车辆系统,包括至少一个集成的微控制器系统(34),用于执行软件,其具有至少两个微控制器单元(1,1“),每一个具有至少一个 独立的操作系统(5,5“)的运行,所述至少一个接口(2),用于信息的微控制器单元(1,1之间的交换”)被提供,并且其特征在于,进一步的第一微控制器单元(1)被设计成 是,这,执行控制和/或第一机动车辆系统,特别是机动车辆的制动系统,和第二微控制器单元(1“)的调节实施为使得所述接口的这些装置(2),用于控制所述第一微控制器单元(1)的要求和/或 可以提供第一机动车辆系统的控制。 此外,本发明包括使用电子控制单元的。
    • 9. 发明申请
    • DEBUG SIGNALING IN A MULTIPLE PROCESSOR DATA PROCESSING SYSTEM
    • 多处理器数据处理系统中的调试信号
    • WO2010117618A3
    • 2011-01-13
    • PCT/US2010028300
    • 2010-03-23
    • FREESCALE SEMICONDUCTOR INCMOYER WILLIAM CGUMULJA JIMMY
    • MOYER WILLIAM CGUMULJA JIMMY
    • G06F9/46G06F9/06G06F15/163
    • G06F11/1679G06F11/1629G06F11/1695G06F11/3632
    • A system includes a first processor (12), a second processor (14), a first clock (54) coupled to the first processor, and a third clock (56) coupled to the first processor and to the second processor. The first processor includes debug circuitry (58) coupled to receive the third clock, synchronization circuitry (48, 43) coupled to receive the first clock, wherein the synchronization circuitry receives a first request to enter a debug mode and provides a first synced debug entry request signal (51 or 25) and wherein the first synced debug entry request signal is synchronized with respect to the first clock, and an input for receiving a second synced debug entry request signal (27) from the second processor wherein the first processor waits to enter the debug mode until the first synced debug entry request signal and the second synced debug entry request signal are both asserted.
    • 系统包括第一处理器(12),第二处理器(14),耦合到第一处理器的第一时钟(54)和耦合到第一处理器和第二处理器的第三时钟(56)。 第一处理器包括耦合以接收第三时钟的调试电路(58),耦合以接收第一时钟的同步电路(48,43),其中同步电路接收进入调试模式的第一请求并提供第一同步调试条目 请求信号(51或25),并且其中所述第一同步调试条目请求信号相对于所述第一时钟同步;以及输入,用于从所述第二处理器接收第二同步调试条目请求信号(27),其中所述第一处理器等待 进入调试模式,直到第一个同步的调试条目请求信号和第二个同步的调试条目请求信号都被断言。