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1. 发明申请

WO02067294A3 ARRANGEMENT AND A METHOD FOR REDUCING CONTAMINATION WITH PARTICLES ON A SUBSTRATE IN A PROCESS TOOL 审中-公开
标题翻译：处理工具中用于减少基材上的颗粒污染的装置和方法
公开(公告)号：WO02067294A3
公开(公告)日：2002-12-12
申请号：PCT/EP0201408
申请日：2002-02-11
申请人： INFINEON TECHNOLOGIES AG , INFINEON TECHNOLOGIES SC300 , MOTOROLA INC , HIATT MARK , MAUTZ KARL , SCHUSTER RALF
发明人： HIATT MARK , MAUTZ KARL , SCHUSTER RALF
IPC分类号： H05K3/46 , H01L21/00
CPC分类号： H01L21/6704
摘要： A process tool (2), preferrably a spin coater, comprises a set of at least three arms (5) and an adjustable rinse nozzle (7). The arms (5) lift a substrate (1), e.g. a semiconductor wafer, from a chuck (4) inside the process chamber (3) after having performed the corresponding manufacturing step, e.g. coating. The contact area between the arms and the substrate (1) is as small as possible. The rinse nozzle (7) dispenses a solvent liquid (10) onto the backside (1b) of the substrate (1), thereby removing contaminating particles assembling at the position of the contact area of vacuum channels (23) of the chuck (4) with the substrate (1). The set of arms (5) rotates for a homogeneous cleaning. A gas outflow out of vacuum ports (24) of the chuck prevents an obstruction of the vacuum ports (24) with particles. While the substrate (1) is being lifted, the chuck (4) can also be cleaned by dispensing said solvent liquid (10) onto said chuck (4).
摘要翻译：处理工具（2），优选旋涂机，包括一组至少三个臂（5）和可调节的冲洗喷嘴（7）。臂（5）提升基板（1），例如，（3）内的卡盘（4），在完成相应的制造步骤例如半导体晶片之后，从半导体晶片上取下半导体晶片。涂层。臂和基板（1）之间的接触面积尽可能小。冲洗喷嘴7将溶剂液体10分配到基板1的背面1b上，从而去除装配在卡盘4的真空通道23的接触区域处的污染颗粒，与衬底（1）。该组臂（5）旋转以进行均匀清洁。从卡盘的真空口（24）流出的气体防止了带有颗粒的真空口（24）的阻塞。当衬底（1）被提升时，卡盘（4）也可以通过将所述溶剂液体（10）分配到所述卡盘（4）上而被清洁。

2. 发明申请

WO0201571A3 SHIELDED BIT LINE ARCHITECTURE FOR MEMORY ARRAYS 审中-公开
标题翻译：存储阵列的屏蔽位线结构
公开(公告)号：WO0201571A3
公开(公告)日：2002-04-18
申请号：PCT/US0120199
申请日：2001-06-25
申请人： INFINEON TECHNOLOGIES CORP , INFINEON TECHNOLOGIES RICHMOND
发明人： VOLLRATH JOERG , FERA MICHAEL , MOORE PHILIP
IPC分类号： G11C5/06 , G11C7/18 , G11C17/18 , G11C11/4097
CPC分类号： G11C5/063 , G11C7/18
摘要： An architecture for bitlines in memory arrays, in accordance with the invention, includes a plurality of memory cells (114) disposed in an array. A plurality of bitlines (112) are included for reading and writing data to and from the memory cells. The plurality of bitlines include a first group of bitlines (1121) and a second group of bitlines (1122). Each bitline of the first group is interposed between bitlines of the second group, and each bitline of the second group is interposed between bitlines of the first group. The first group of bitlines are active when the second group of bitlines are inactive, and the second group of bitlines are active when the first group of bitlines are inactive such that adjacent inactive bitlines provide a shield to prevent cross-coupling between active bitlines.
摘要翻译：根据本发明，用于存储器阵列中的位线的架构包括设置在阵列中的多个存储器单元（114）。包括多个位线（112）以用于从存储器单元读取数据和向存储器单元写入数据。多个位线包括第一组位线（1121）和第二组位线（1122）。第一组的各位线介于第二组的位线之间，并且第二组的各位线介于第一组的位线之间。当第二组位线不活动时，第一组位线有效，而当第一组位线不活动时，第二组位线有效，使得相邻的非有效位线提供屏蔽以防止有效位线之间的交叉耦合。

3. 发明申请

WO0156155A3 MIXED SWING VOLTAGE REPEATERS FOR HIGH RESISTANCE OR HIGH CAPACITANCE SIGNAL LINES AND METHODS THEREFOR 审中-公开
标题翻译：用于高电阻或高电容信号线的混合绕组电压中继器及其方法
公开(公告)号：WO0156155A3
公开(公告)日：2001-12-20
申请号：PCT/US0102619
申请日：2001-01-26
申请人： INFINEON TECHNOLOGIES CORP , INFINEON TECHNOLOGIES RICHMOND , MOTOROLA INC
发明人： PAGE JOSEPH E , DAVIS JONATHAN P , BAILEY SCOTT W
IPC分类号： G11C5/06 , H03K19/0185 , H03K19/094
CPC分类号： G11C5/063 , H03K19/018521 , H03K19/018592 , H03K19/09429
摘要： A method in an integrated circuit for implementing a mixed swing voltage repeater circuit on a signal line having thereon reduced voltage signals. The reduced voltage signals has a voltage level that is below a full swing voltage level. The full swing voltage level represents an internal voltage level at which the integrated circuit operates. The mixed swing voltage repeater circuit is configured to be coupled to the signal line and has an input node coupled to a first portion of the signal line for receiving a first reduced voltage signal and an output node coupled to a second portion of the signal line for outputting a full swing voltage signal. The method includes coupling the input node to the first portion of the signal line, the input node being coupled to an input stage of the mixed swing voltage repeater circuit, the input stage being configured to receive the first reduced voltage signal on the signal line. The input stage is also coupled to a level shifter stage that is arranged to output at least one level shifter stage control signal responsive to the first reduced voltage signal, a voltage level of the at least one level shifter stage control signal being higher than a voltage level associated with the first reduced voltage signal. The method also includes coupling the output node to the second portion of the signal line. The output node also is coupled to an output stage of the mixed swing voltage repeater circuit. The output stage is configured to output the full swing voltage signal on the output node responsive to the at least one level shifter stage control signal.
摘要翻译：一种用于在其上具有减小的电压信号的信号线上实现混合摆幅电压中继器电路的集成电路中的方法。降低的电压信号具有低于全摆幅电压电平的电压电平。全摆幅电压电平表示集成电路工作的内部电压电平。混合摆动电压中继器电路被配置为耦合到信号线并且具有耦合到信号线的第一部分的输入节点，用于接收第一降低电压信号，以及耦合到信号线的第二部分的输出节点，用于输出全摆幅电压信号。该方法包括将输入节点耦合到信号线的第一部分，输入节点耦合到混合摆幅电压中继器电路的输入级，输入级被配置为在信号线上接收第一降压信号。输入级还耦合到电平移位器级，其被布置为响应于第一降压信号输出至少一个电平移位器级控制信号，所述至少一个电平移位器级控制信号的电压电平高于电压与第一降低电压信号相关联的电平。该方法还包括将输出节点耦合到信号线的第二部分。输出节点也耦合到混合摆幅电压中继器电路的输出级。输出级被配置为响应于至少一个电平移位器级控制信号而在输出节点上输出全摆幅电压信号。

4. 发明申请

WO2004053982A2 SEMICONDUCTOR MEMORY HAVING CHARGE TRAPPING MEMORY CELLS AND FABRICATION METHOD 审中-公开
标题翻译：具有电荷捕获记忆细胞和制造方法的半导体存储器
公开(公告)号：WO2004053982A2
公开(公告)日：2004-06-24
申请号：PCT/EP2003/014172
申请日：2003-12-12
申请人： INFINEON TECHNOLOGIES AG , INFINEON TECHNOLOGIES FLASH GMBH & CO. KG , BOLLU, Michael , KOHLHASE, Armin , LUDWIG, Christoph , PALM, Herbert , WILLER, Josef
发明人： BOLLU, Michael , KOHLHASE, Armin , LUDWIG, Christoph , PALM, Herbert , WILLER, Josef
IPC分类号： H01L21/8246
CPC分类号： H01L27/11568 , H01L27/115
摘要： In the case of this semiconductor memory having NROM cells, the channel regions of the memory transistors (T) in each case run transversely with respect to the relevant word line (2), the bit lines are arranged on the top side of the word lines and in a manner electrically insulated from the latter, and electrically conductive cross-connections (21) are present, which are arranged in sections in interspaces between the word lines and in a manner electrically insulated from the latter and are connected to the bit lines in each case in next but one sequence.
摘要翻译：在具有NROM单元的半导体存储器的情况下，各存储晶体管（T）的沟道区域相对于相关字线（2）横向延伸，位线布置在字线的顶侧并以一种与后者电绝缘的方式，并且存在导电交叉连接件（21），它们以字线间隔布置并以与后者之间的电绝缘方式连接到位线每个案例在下一个序列中。

5. 发明申请

WO2004003979A2 VERFAHREN ZUR HERSTELLUNG EINES NROM-SPEICHERZELLENFELDES 审中-公开
标题翻译：用于产生NROM存储单元场的方法
公开(公告)号：WO2004003979A2
公开(公告)日：2004-01-08
申请号：PCT/DE2003/001965
申请日：2003-06-12
申请人： INFINEON TECHNOLOGIES AG , INFINEON TECHNOLOGIES FLASH GMBH & CO. KG , DEPPE, Joachim , KLEINT, Christoph , LUDWIG, Christoph , WILLER, Josef
发明人： DEPPE, Joachim , KLEINT, Christoph , LUDWIG, Christoph , WILLER, Josef
IPC分类号： H01L21/00
CPC分类号： H01L21/28282 , H01L27/105 , H01L27/115 , H01L27/11568 , H01L27/11573 , H01L29/66833
摘要： Bei dem Verfahren werden Gräben geätzt und dazwischen jeweils Bitleitungen (8) auf dotierten Source-/Drain-Bereichen (3, 4) angeordnet. An den Grabenwänden werden Speicherschichten (5, 6, 7) aufgebracht und Gate-Elektroden (2) angeordnet. Nach dem Einbringen von Polysilizium, das für die Gate-Elektroden (2) vorgesehen ist, in die Gräben wird die Oberseite planarisierend rückgeschliffen, bis die Oberseite der Abdeckschicht (16) erreicht ist, und danach wird ganzflächig eine Polysiliziumschicht (18), die für die Wortleitungen vorgesehen ist, aufgebracht und zu den Wortleitungen strukturiert.
摘要翻译：在该方法中，在掺杂源极/漏极区域（3,4）上蚀刻绿线并在其间设置位线（8）。在沟壁处，施加存储层（5,6,7）并布置栅电极（2）。在为栅电极（2）提供的多晶硅引入草中之后，将顶表面平坦化为背平面，直到达到封盖层（16）的顶部，然后变成完全片状为字线提供的多晶硅层（18）被施加并构图成字线。

6. 发明申请

WO2003105231A1 VERFAHREN ZUR HERSTELLUNG VON NROM-SPEICHERZELLEN MIT GRABENTRANSISTOREN 审中-公开
标题翻译：用于生产NROM存储单元深为TRANSISTORS
公开(公告)号：WO2003105231A1
公开(公告)日：2003-12-18
申请号：PCT/DE2003/001573
申请日：2003-05-15
申请人： INFINEON TECHNOLOGIES AG , INFINEON TECHNOLOGIES FLASH GMBH & CO. KG , KLEINT, Christoph , LUDWIG, Christoph , WILLER, Josef , DEPPE, Joachim
发明人： KLEINT, Christoph , LUDWIG, Christoph , WILLER, Josef , DEPPE, Joachim
IPC分类号： H01L27/115
CPC分类号： H01L27/11568 , H01L27/115
摘要： Es wird eine elektrisch leitfähige Bitleitungsschicht aufgebracht und in parallel zueinander angeordnete Anteile strukturiert, bevor der Graben in das Halbleitermaterial geätzt wird, wobei nach dem Strukturieren der Bitleitungsschicht (3, 4) und vor der Ätzung des Grabens eine Implantation zur Festlegung der Position der Junctions eingebracht wird oder nach der Implantation der n + -Wanne (19) für die Source-/Drain-Bereiche die Bitleitungsschicht (3, 4) unter Verwendung einer auf dem Halbleiterkörper (1) angeordneten Ätzstoppschicht (2) strukturiert wird.
摘要翻译：它被施加的导电位线和在相互平行的股被构图前的沟槽蚀刻到半导体材料，其中，所述位线的图案化之后（3，4）和引入的植入物用于所述沟槽的蚀刻之前固定结的位置是或n植入后<+> - 阱（19），用于将位线的源极/漏极区（3，4）的半导体主体（1）的蚀刻停止层（2）被构造上使用地布置。

7. 发明申请

WO2003067640A2 VERFAHREN ZUR HERSTELLUNG UND AUFBAU EINER SPEICHERZELLE 审中-公开
标题翻译：方法用于生产和小区的建设
公开(公告)号：WO2003067640A2
公开(公告)日：2003-08-14
申请号：PCT/DE2003/000216
申请日：2003-01-27
申请人： INFINEON TECHNOLOGIES AG , INFINEON TECHNOLOGIES FLASH GMBH & CO. KG
发明人： POLEI, Veronika , WILLER, Josef
IPC分类号： H01L21/28
CPC分类号： H01L29/7923 , H01L21/28282 , H01L27/115 , H01L27/11568
摘要： Die Speicherzelle umfasst einen Source-Bereich (1) und einen Drain-Bereich (2) in Halbleitermaterial und über einem dazwischen vorgesehenen Kanalbereich eine dreilagige Schichtstruktur mit einer Speicherschicht (D') zwischen Begrenzungsschichten (A, C) und einer darauf angeordneten Gate-Elektrode (G), wobei die Speicherschicht über dem Kanalbereich durch eine Ätzschicht (B') aus Al2O3 ersetzt ist. Bei der Herstellung wird die Ätzschicht lateral ausgeätzt und so die zweite Begrenzungsschicht (C) unterätzt. Die entstehenden Zwischenräume werden mit dem Material (D) der Speicherschicht (D') gefüllt. Das Anbringen geeigneter Spacer ermöglicht es, die Abmessungen der Speicherzelle zu definieren.
摘要翻译：该存储单元包括一源极区域（1）和在所述半导体材料和在它们之间的沟道区与限制层之间的存储层（D“）的三层层结构（A，C）提供的漏极区域（2）和设置在其上的栅电极（G），其中，所述存储层由由Al2O3制成的蚀刻层（B“）代替在所述沟道区域中。在该蚀刻层的制备是横向刻蚀，然后将第二限制层（C）下蚀刻。形成的间隙中填充有存储层（D“）的材料（D）。合适的间隔的附接使得能够限定存储器单元的尺寸。

8. 发明申请

WO2002088858A1 METHOD FOR ADJUSTING PROCESSING PARAMETERS OF AT LEAST ONE PLATE-LIKE OBJECT IN A PROCESSING TOOL 审中-公开
标题翻译：用于调整加工工具中最少一个板状对象的处理参数的方法
公开(公告)号：WO2002088858A1
公开(公告)日：2002-11-07
申请号：PCT/EP2002/004539
申请日：2002-04-24
申请人： INFINEON TECHNOLOGIES SC300 GMBH & CO. KG , INFINEON TECHNOLOGIES AG , MOTOROLA INC. , MAUTZ, Karl , SCHMIDT, Sebastian , SCHEDEL, Thorsten
发明人： MAUTZ, Karl , SCHMIDT, Sebastian , SCHEDEL, Thorsten
IPC分类号： G05B19/418
CPC分类号： G03F7/70625 , G03F7/70633 , G05B19/4188 , G05B2219/32053 , G05B2219/32055 , G05B2219/32056 , G05B2219/36377 , G05B2219/45232 , H01L22/20 , Y02P90/10 , Y02P90/20 , Y02P90/24
摘要： Processing parameters of at least one plate-like object (20), e.g. a semiconductor device or wafer, or a flat panel display, in a processing tool (1) are adjusted depending on which processing device (2a) out of at least one set of processing devices (2a, 2b) has been used for the semiconductor device (20) in a preceding step. This is provided by generating a virtual or physical token (10a), which connects the semiconductor device (20) identification with the processing device (2a, 2b) identification. This enables a compensation of tool-dependent effects in previous processing of a single device. An example is chemical mechanical polishing prior to lithography, where alignment marks can be deteriorated differently between CMP-apparatus. The amount of compensation is detected and evaluated by means of metrology tools, which - depending on the sequence of the metrology step relative to the processing step to be adjusted - either feed-forward or feed-backward their results to the processing tool (1). The yield of semiconductor device production is advantageously increased.
摘要翻译：处理至少一个板状物体（20）的参数，例如根据至少一组处理装置（2a，2b）中哪个处理装置（2a）已经用于半导体装置（2a，2b），调整处理工具（1）中的半导体装置或晶片或平板显示器（20）。这通过生成将半导体器件（20）标识与处理设备（2a，2b）标识连接的虚拟或物理令牌（10a）来提供。这使得能够补偿单个设备的先前处理中与工具有关的影响。一个例子是在光刻之前的化学机械抛光，其中对准标记可能在CMP装置之间不同地劣化。通过计量工具检测和评估补偿量，这取决于相对于要调整的处理步骤的度量步骤的顺序 - 前馈或将其结果反馈到处理工具（1）。有利地增加半导体器件生产的产量。

9. 发明申请

WO2002067294A2 ARRANGEMENT AND A METHOD FOR REDUCING CONTAMINATION WITH PARTICLES ON A SUBSTRATE IN A PROCESS TOOL 审中-公开
标题翻译：一种在工艺工具中减少基体上的颗粒污染的方法和方法
公开(公告)号：WO2002067294A2
公开(公告)日：2002-08-29
申请号：PCT/EP2002/001408
申请日：2002-02-11
申请人： INFINEON TECHNOLOGIES AG , INFINEON TECHNOLOGIES SC300 GMBH & CO. KG , MOTOROLA INC. , HIATT, Mark , MAUTZ, Karl , SCHUSTER, Ralf
发明人： HIATT, Mark , MAUTZ, Karl , SCHUSTER, Ralf
IPC分类号： H01L21/00
CPC分类号： H01L21/6704
摘要： A process tool (2), preferrably a spin coater, comprises a set of at least three arms (5) and an adjustable rinse nozzle (7). The arms (5) lift a substrate (1), e.g. a semiconductor wafer, from a chuck (4) inside the process chamber (3) after having performed the corresponding manufacturing step, e.g. coating. The contact area between the arms and the substrate (1) is as small as possible. The rinse nozzle (7) dispenses a solvent liquid (10) onto the backside (1b) of the substrate (1), thereby removing contaminating particles assembling at the position of the contact area of vacuum channels (23) of the chuck (4) with the substrate (1). The set of arms (5) rotates for a homogeneous cleaning. A gas outflow out of vacuum ports (24) of the chuck prevents an obstruction of the vacuum ports (24) with particles. While the substrate (1) is being lifted, the chuck (4) can also be cleaned by dispensing said solvent liquid (10) onto said chuck (4).
摘要翻译：处理工具（2）优选是旋涂机，包括一组至少三个臂（5）和可调节的冲洗喷嘴（7）。臂（5）提起基底（1），例如在执行相应的制造步骤之后，来自处理室（3）内部的卡盘（4）的半导体晶片。涂层。臂和基板（1）之间的接触面积尽可能小。冲洗喷嘴（7）将溶剂液体（10）分配到基板（1）的背面（1b）上，从而去除在卡盘（4）的真空通道（23）的接触区域的位置处组装的污染颗粒，与基板（1）。一组臂（5）旋转以进行均匀清洁。卡盘的真空端口（24）中的气体流出阻止了具有颗粒的真空端口（24）的阻塞。当基板（1）被提起时，也可以通过将所述溶剂液体（10）分配到所述卡盘（4）上来清洁卡盘（4）。

10. 发明申请

WO2004025731A3 METHOD FOR THE PRODUCTION OF SONOS MEMORY CELLS, SONOS MEMORY CELL, AND MEMORY CELL FIELD 审中-公开
标题翻译：制造SONOS存储器单元，SONOS存储器单元和存储器单元场的方法
公开(公告)号：WO2004025731A3
公开(公告)日：2004-08-19
申请号：PCT/DE0302576
申请日：2003-07-31
申请人： INFINEON TECHNOLOGIES AG , INFINEON TECHNOLOGIES FLASH GM , DEPPE JOACHIM , LUDWIG CHRISTOPH , KLEINT CHRISTOPH , WILLER JOSEF
发明人： DEPPE JOACHIM , LUDWIG CHRISTOPH , KLEINT CHRISTOPH , WILLER JOSEF
IPC分类号： H01L21/28 , H01L21/336 , H01L21/8246 , H01L27/115 , H01L29/792
CPC分类号： H01L27/11568 , H01L21/28282 , H01L27/115 , H01L29/66833 , H01L29/792 , H01L29/7926
摘要： Disclosed is an Si body (1) in which a ditch (2) is created, the walls (4) of said ditch (2) being provided with a nitrogen implant (6). An oxide layer which is disposed between the source/drain areas (5) and a word line that is applied to the upper face grows thicker than a lower oxide layer of an ONO storage layer that is created on the ditch wall as a gate dielectric. A metal silicide layer can be created on the upper faces of the source/drain areas instead of the nitrogen implant in the ditch walls in order to accelerate oxide growth there.
摘要翻译：在Si体（1）中，产生沟槽（2），沟槽（2）的壁（4）具有氮注入（6）。源极/漏极区域（5）与施加在顶部的字线之间的氧化物层生长得比作为沟槽壁上的栅极电介质的ONO存储器层的底部氧化物层厚。代替氮注入到沟槽壁中，可以在源极/漏极区的顶部上形成金属硅化物层，以加速那里的氧化物生长。

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