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1. 发明申请

WO03090257A2 METHOD FOR THE PRODUCTION OF THIN METAL-CONTAINING LAYERS HAVING LOW ELECTRICAL RESISTANCE 审中-公开
标题翻译：方法用于制造具有低电阻金属薄层
公开(公告)号：WO03090257A2
公开(公告)日：2003-10-30
申请号：PCT/DE0301205
申请日：2003-04-10
申请人： INFINEON TECHNOLOGIES AG , BARTH HANS-JOACHIM , TEWS HELMUT
发明人： BARTH HANS-JOACHIM , TEWS HELMUT
IPC分类号： C25D5/50 , C25D7/12 , H01L21/28 , H01L21/3205 , H01L21/768 , H01L21/00
CPC分类号： H01L21/76886
摘要： The invention relates to a method for producing thin metal-containing layers (5C) having low electrical resistance, according to which a metal-containing initial layer (5A) having a first grain size is configured on a carrier material (2) in a first step. A locally restricted heated area (W) is then created and moved within the metal-containing initial layer (5A) in such a way that the metal-containing initial layer (5A) is recrystallized so as to create the metal-containing layer (5C) having a second grain size which is enlarged to the first grain size, whereby a metal-containing layer having improved electrical properties is obtained.
摘要翻译：本发明涉及一种用于制造含有金属的薄层（5C）具有低的电阻，其特征在于，最初具有在载体材料（2）的第一粒度前体层（5A）含金属的形成的方法。随后，以这样的方式产生在含有金属的起始层（5A）局部限制热范围（W）和移动，使得用于制备含有金属的层（5C）的含金属的输出层（5A）的再结晶具有增加至所述第一粒度的第二粒度进行。以这种方式，得到具有改善的电性能的含金属层。

2. 发明申请

WO2006045722A1 HALBLEITERBAUELEMENT SOWIE ZUGEHÖRIGES HERSTELLUNGSVERFAHREN 审中-公开
标题翻译：半导体部件及相关方法
公开(公告)号：WO2006045722A1
公开(公告)日：2006-05-04
申请号：PCT/EP2005/055353
申请日：2005-10-19
申请人： INFINEON TECHNOLOGIES AG , BARTH, Hans-Joachim , SCHRÜFER, Klaus
发明人： BARTH, Hans-Joachim , SCHRÜFER, Klaus
IPC分类号： H01L21/336 , H01L28/78
CPC分类号： H01L29/6653 , H01L29/665 , H01L29/66545 , H01L29/6656 , H01L29/6659 , H01L29/7833
摘要： Die vorliegende Erfindung betrifft ein Halbleiterbauelement sowie ein zugehöriges Herstellungsverfahren, wobei in einem Trägersubstrat (1) voneinander beabstandete Source-/Draingebiete (S, D) zum Festlegen eines Kanalgebiets ausgebildet sind und an der Oberfläche des Kanalgebiets ein Gate-Dielektrikum (2) ausgebildet ist. Ein Gatestapel mit zumindest einer Steuerschicht (3, 3a) befindet sich an der Oberfläche des Gate-Dielektrikums, wobei eine an den Seitenwänden des Gatestapels ausgebildete Spacerstruktur jeweils einen Luftspalt-Spacer (6a) aufweist. Durch einen Abschattungs-Spacer (7), der zumindest den Bodenbereich (BB) des Luft-spalt-Spacers abschattet, können die elektrischen Eigenschaften des Halbleiterbauelements bei verringerten Kosten verbessert werden.
摘要翻译：本发明涉及一种半导体器件及其制造方法，其中载体基底（1）间隔开的源/漏区（S，D），形成有用于限定沟道区域和形成在沟道区的表面的栅极电介质（2）上，具有至少一个控制层（3,3a）上的栅极叠层位于所述栅极电介质的表面上，其中所形成的栅叠层隔离物结构各具有一空气间隙的间隔（6a）中的侧壁上的开口上。通过的遮光隔离件（7），阻塞至少气隙间隔的底板区域（BB），该半导体器件的电特性可以以降低的成本得到提高。

3. 发明申请

WO2004100232A1 METHOD FOR FORMING THE TOP PLATE OF A MIM CAPACITOR WITH A SINGLE MASK IN A COPPER DUAL DAMASCENE INTEGRATION SCHEME 审中-公开
标题翻译：在双重DAMASCENE集成方案中形成具有单个掩模的MIM电容器顶板的方法
公开(公告)号：WO2004100232A1
公开(公告)日：2004-11-18
申请号：PCT/EP2004/050716
申请日：2004-05-05
申请人： INFINEON TECHNOLOGIES AG , BARTH, Hans-Joachim , FELSNER, Petra , FRIESE, Gerald Rudolf , KALTALIOGLU, Erdem
发明人： BARTH, Hans-Joachim , FELSNER, Petra , FRIESE, Gerald Rudolf , KALTALIOGLU, Erdem
IPC分类号： H01L21/02
CPC分类号： H01L28/40 , H01L21/28568 , H01L21/31604 , H01L21/31616 , H01L21/3185 , H01L27/0805 , H01L28/55 , H01L28/75
摘要： A method for forming a MIM capacitor and a MIM capacitor device formed by same. A preferred embodiment comprises selectively forming a first cap layer over a wafer including a MIM capacitor bottom plate, and depositing an insulating layer over the MIM capacitor bottom plate. The insulating layer is patterned with a MIM capacitor top plate pattern, and a MIM dielectric material is deposited over the patterned insulating layer. A conductive material is deposited over the MIM dielectric material, and the wafer is planarized to remove the conductive material and MIM dielectric material from the top surface of the insulating layer and form a MINI capacitor top plate. A second cap layer is selectively formed over the MIM capacitor top plate.
摘要翻译：一种用于形成MIM电容器的方法和由其形成的MIM电容器器件。优选实施例包括在包括MIM电容器底板的晶片上选择性地形成第一盖层，以及在MIM电容器底板上沉积绝缘层。用MIM电容器顶板图案对绝缘层进行构图，并且在图案化绝缘层上沉积MIM电介质材料。在MIM电介质材料上沉积导电材料，并且平坦化晶片以从绝缘层的顶表面去除导电材料和MIM电介质材料并形成MINI电容器顶板。在MIM电容器顶板上选择性地形成第二盖层。

4. 发明申请

WO2003094233A1 INTEGRIERTE SCHALTUNGSANORDNUNG MIT INTEGRIERTEM KONDENSATOR SOWIE ZUGEHÖRIGE HERSTELLUNGSVERFAHREN 审中-公开
标题翻译：具有集成电容器的集成电路及其制造方法
公开(公告)号：WO2003094233A1
公开(公告)日：2003-11-13
申请号：PCT/DE2003/000862
申请日：2003-03-17
申请人： INFINEON TECHNOLOGIES AG , BARTH, Hans-Joachim , HOLZ, Jürgen
发明人： BARTH, Hans-Joachim , HOLZ, Jürgen
IPC分类号： H01L23/522
CPC分类号： H01L24/05 , H01L23/5223 , H01L24/48 , H01L2224/02166 , H01L2224/0401 , H01L2224/04042 , H01L2224/05082 , H01L2224/05124 , H01L2224/05166 , H01L2224/05181 , H01L2224/05184 , H01L2224/05187 , H01L2224/05624 , H01L2224/05647 , H01L2224/48463 , H01L2924/00014 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01007 , H01L2924/0101 , H01L2924/01013 , H01L2924/01014 , H01L2924/01015 , H01L2924/01019 , H01L2924/0102 , H01L2924/01022 , H01L2924/01027 , H01L2924/01029 , H01L2924/01032 , H01L2924/01033 , H01L2924/0105 , H01L2924/01052 , H01L2924/01068 , H01L2924/01072 , H01L2924/01073 , H01L2924/01074 , H01L2924/01075 , H01L2924/01078 , H01L2924/01082 , H01L2924/01084 , H01L2924/01327 , H01L2924/04941 , H01L2924/04953 , H01L2924/0496 , H01L2924/05042 , H01L2924/12042 , H01L2924/1305 , H01L2924/13091 , H01L2924/14 , H01L2924/19041 , H01L2924/19042 , H01L2924/19043 , H01L2924/30105 , H01L2924/30107 , H01L2924/3011 , H01L2924/3025 , H01L2224/45099 , H01L2924/00
摘要： Integrierte Schaltungsanordnung sowie zugehörige Herstellungsverfahren, wobei zwischen zwei Metalllagen (102 and 104) eine Zwischenlage (160) aus einem dielektrischen Material angeordnet ist. Die zwischenlage (160) ist so ausgebildet, dass die flächenbezogene Kapazität zwischen den Metalllagen (102, 104) grösser als 0,5 fF/µ 2 ist, Z.B. durch eine Dielektrizitätskonstante zwischen 4 and 30, und eine Schichtdicke zwischen 200nm und 100nm.
摘要翻译：一种集成电路器件和相关制造方法，其中，两个金属层（102和104）之间，由介电材料制成的中间层（160）。衬套（160）被配置成使得所述金属层（102，104）之间的每单位面积的电容/μ大于0.5 FF <2>，例如通过为200nm和100nm之间的层厚度4和30之间的介电常数，和。

5. 发明申请

WO2003041144A2 VERFAHREN ZUR HERSTELLUNG DÜNNER METALLHALTIGER SCHICHTEN MIT GERINGEM ELEKTRISCHEN WIDERSTAND 审中-公开
标题翻译：方法用于制造具有低电阻金属薄层
公开(公告)号：WO2003041144A2
公开(公告)日：2003-05-15
申请号：PCT/DE2002/003344
申请日：2002-09-09
申请人： INFINEON TECHNOLOGIES AG , BARTH, Hans-Joachim
发明人： BARTH, Hans-Joachim
IPC分类号： H01L21/283
CPC分类号： H01L21/76838
摘要： Die Erfindung betrifft ein Verfahren zur Herstellung dünner metallhaltiger Schichten mit geringem elektrischen Widerstand, wobei zunächst eine metallhaltige Schicht (5') mit einer ersten Korngröße bis zu einer Rekristallisationsdicke (d1) ausgebildet wird und anschließend bei dieser Rekristallisationsdicke (d1) eine Rekristallisation zum Erzeugen einer metallhaltigen Schicht (5'') mit einer vergrößerten Korngröße durchgeführt wird. Abschließend wird die metallhaltige Schicht (5'') mit der vergrößerten Korngröße auf eine gewünschte Zieldicke (d2) gedünnt, wodurch man eine sehr dünne metallhaltige Schicht mit weiter verringertem elektrischen Widerstand erhält.
摘要翻译：本发明涉及一种用于薄膜具有低电阻，最初是一个含金属层（5“）含金属的与第一粒度高达Rekristallisationsdicke（D1）形成，并且随后在这Rekristallisationsdicke（D1）中重结晶以产生制造方法层（5“”）含金属的是具有增加的粒度进行。最后，将含有金属的层（5“”）与所述放大的晶粒尺寸至期望的目标厚度（d2）的减薄，从而获得具有进一步降低的电阻的非常薄的含金属层。

6. 发明申请

WO2005031857A1 DREITRANSISTOR-SPEICHERZELLE UND SPEICHEREINHEIT MIT METALLISCHEN SAMMELELEKTRODEN DER KONDENSATOREN 审中-公开
标题翻译：三个晶体管存储单元和存储单元电容器金属集电极
公开(公告)号：WO2005031857A1
公开(公告)日：2005-04-07
申请号：PCT/EP2004/052184
申请日：2004-09-15
申请人： INFINEON TECHNOLOGIES AG , BARTH, Hans-Joachim , OLBRICH, Alexander , OSTERMAYR, Martin , SCHRÜFER, Klaus
发明人： BARTH, Hans-Joachim , OLBRICH, Alexander , OSTERMAYR, Martin , SCHRÜFER, Klaus
IPC分类号： H01L21/8242
CPC分类号： G11C11/405 , H01L27/108 , H01L27/1104
摘要： Erläutert wird unter anderem eine Speicherzelle mit drei Transistoren (S11, S12, S13) und einem Kondensator (C11, C12, C13), der metallische Elektroden enthält. Die Speicherzelle ist in einer Speichereinheit (100) angeordnet. Es werden Konzepte zur platzsparenden Ausführung des Kondensators angegeben. Insbesondere ist dies bei der Verwendung von Sammelelektroden (S100 bis S114) gegeben. Der Kondensator (C11, C12, C13) enthält mindestens eine metallische Elektrode.
摘要翻译：进行了说明，除其他外，具有三个晶体管（S11，S12，S13）和电容器（C11，C12，C13），其含有金属电极的存储单元。该存储单元位于一个存储单元（100）。有对电容的节省空间的设计规定的概念。特别地，这给出（S114至S100）与使用收集电极。电容器（C11，C12，C13）包括至少一个金属电极。

7. 发明申请

WO2004064160A2 METHOD FOR PRODUCING AN INTEGRATED CIRCUIT ARRANGEMENT, IN PARTICULAR COMPRISING A CAPACITOR ASSEMBLY, IN ADDITION TO AN INTEGRATED CIRCUIT ARRANGEMENT 审中-公开
标题翻译：方法制造集成电路，尤其是电容器装置及集成电路
公开(公告)号：WO2004064160A2
公开(公告)日：2004-07-29
申请号：PCT/EP0314974
申请日：2003-12-31
申请人： INFINEON TECHNOLOGIES AG , BARTH HANS-JOACHIM , HOLZ JUERGEN
发明人： BARTH HANS-JOACHIM , HOLZ JUERGEN
IPC分类号： H01L23/522 , H01L23/532 , H01L27/08
CPC分类号： H01L23/5223 , H01L23/53238 , H01L24/05 , H01L2224/02166 , H01L2224/04042 , H01L2224/48463 , H01L2924/14 , H01L2924/00
摘要： The invention relates to a method for producing an integrated circuit arrangement (100) comprising a capacitor (112). A dielectric layer (160) is structured with the aid of a hard mask during a two-stage etching process. The hard mask is subsequently removed if it is an electrically insulating hard mask. If the latter is an electrically conductive hard mask, parts of said mask can remain in the circuit arrangement (100). The integrated circuit arrangement can thus be produced without complex cleaning steps and in addition, the quality of the dielectric in the capacitor is extremely high.
摘要翻译：将说明制造集成电路装置（100）包括一个电容器（112）的方法。介电层（160）是通过两步蚀刻工艺的装置和由硬掩模的装置图案化。硬掩模是在电绝缘硬掩模的情况下除去。在电路装置（100）中的硬掩模的导电硬掩模部分的情况下，可以保持。该集成电路可以毫不复杂的纯化步骤来制备。在电容器中的电介质的质量也很高。

8. 发明申请

WO2004001842A2 LAYER ASSEMBLY AND METHOD FOR PRODUCING A LAYER ASSEMBLY 审中-公开
标题翻译：层及其制造方法的层结构
公开(公告)号：WO2004001842A2
公开(公告)日：2003-12-31
申请号：PCT/DE0301827
申请日：2003-06-03
申请人： INFINEON TECHNOLOGIES AG , BARTH HANS-JOACHIM , SEZI RECAI
发明人： BARTH HANS-JOACHIM , SEZI RECAI
IPC分类号： H01L21/312 , H01L21/768 , H01L23/522 , H01L21/316
CPC分类号： H01L21/768 , H01L21/7682 , H01L23/5222 , H01L2924/0002 , H01L2924/00
摘要： The invention relates to a layer assembly and to a method for producing a layer assembly. This layer assembly comprises a layer that is placed on a substrate. Said layer comprises a first partial region, which is made of a decomposable material, and an adjacent second partial region with a useful structure made of a non-decomposable material. The layer assembly also has a top layer which is arranged on the layer made of a decomposable material and the useful structure. The layer assembly is designed so that the decomposable material can be removed from the layer assembly.
摘要翻译：本发明涉及一种层排列和用于制造层结构的方法。层布置被设置在具有由可分解材料的和用非可降解材料的一种有用的结构旁边的第二部分区域布置在第一部分上的基底层上。此外，该层布置具有分解材料的层和所述有用结构上的覆盖层，其中所述层布置被设置为使得所述可降解材料由层组装的是可移除的。

9. 发明申请

WO2007062944A1 3-DIMENSIONALES MEHRCHIP-MODUL 审中-公开
标题翻译： 3-DIMENSIONAL更多芯片模块
公开(公告)号：WO2007062944A1
公开(公告)日：2007-06-07
申请号：PCT/EP2006/067882
申请日：2006-10-27
申请人： INFINEON TECHNOLOGIES AG , BARTH, Hans-Joachim
发明人： BARTH, Hans-Joachim
IPC分类号： H01L25/065
CPC分类号： H01L25/0657 , H01L23/34 , H01L2225/06513 , H01L2225/06589 , H01L2924/0002 , H01L2924/01079 , H01L2924/00
摘要： Die vorliegende Erfindung betrifft ein 3-dimensionales Mehrchip-Modul mit einem ersten integrierten Schaltkreis-Chip (ICl) der zumindest einen ersten Hochtemperatur-Funktionsbereich (HTBl) und einen ersten Niedertemperatur-Funktionsbereich (NTBl) aufweist, und zumindest einem zweiten integrierten Schaltkreis-Chip (IC2) mit einem zweiten Hochtemperatur- Funktionsbereich (HTB2) und einem zweiten Niedertemperatur- Funktionsbereich (NTB2), wobei der zweite Hochtemperatur- Funktionsbereich (HTB2) gegenüber dem ersten Niedertemperatur-Funktionsbereich (NTBl) angeordnet ist. Alternativ kann auch zwischen dem ersten und zweiten Chip (ICl, IC2) zumindest ein Niedertemperatur-Chip angeordnet sein, der nur einen Niedertemperatur-Funktionsbereich aufweist .
摘要翻译：本发明涉及一种具有第一个集成电路芯片（ICL），包括至少一个第一高温的工作范围（HTBL）和第一低温的工作范围（NTBl）的3维的多芯片模块，和至少一个第二个集成电路芯片（IC2）与第二高的工作温度范围（HTB2）和第二低温操作范围（NTB2），其中所述第二高的工作温度范围（HTB2）在第一低温的工作范围（NTBl）布置。可替代地，至少一个低温芯片也可以被布置在第一和第二芯片（IC2 ICl的，），它仅具有低的工作温度范围之间。

10. 发明申请

WO2005096378A1 ELEKTRONISCHE SCHALTKREISANORDNUNG 审中-公开
标题翻译：电子电路设备
公开(公告)号：WO2005096378A1
公开(公告)日：2005-10-13
申请号：PCT/DE2005/000541
申请日：2005-03-24
申请人： INFINEON TECHNOLOGIES AG , BARTH, Hans-Joachim , RUSCH, Andreas , SCHRÜFER, Klaus
发明人： BARTH, Hans-Joachim , RUSCH, Andreas , SCHRÜFER, Klaus
IPC分类号： H01L23/525
CPC分类号： H01L23/5256 , H01L2924/0002 , H01L2924/3011 , H01L2924/00
摘要： Elektrische Schmelzsicherungen haben innerhalb einer elektronischen Schaltkreisanordnung einen signifikanten Flächenbedarf. Dies resultiert daraus, dass die elektrische Schmelzsicherung mittels eines Poly-Silizium-Blocks ausgebildet ist. Dieser Poly-Silizium-Block benötigt 10% der Gesamtfläche der elektrischen Schmelzsicherung. Um diese Fläche einzusparen, wird die elektrische Schmelzsicherung nicht mehr im Poly-Silizium-Block, sondern innerhalb der Metallisierungsebene ausgebildet. Dazu sind Leitbahnen und einzelne Kontaktlöcher, welche als elektrische Schmelzsicherungen ausgewiesen sind, mittels verschiedener Ausführungsbeispiele von Implementierungsmöglichkeiten innerhalb der Metallisierungsebene ausgebildet.
摘要翻译：电熔丝具有电子电路组件内的显著空间要求。这导致由与电熔丝是使用多晶硅块形成的事实。此多晶硅块需要的电熔丝的总面积的10％。为了节省该表面上，电熔丝不形成在多晶硅块，但是在金属化之内。为了这个目的，各个信道和通孔，其被示出为电熔丝被的金属化内实现可能性各种实施例的方法形成的。

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