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81. 发明申请

WO2007073767A8 OVER-VOLTAGE AND UNDER VOLTAGE PROTECTION CIRCUIT 审中-公开
标题翻译：过电压和欠压保护电路
公开(公告)号：WO2007073767A8
公开(公告)日：2007-11-15
申请号：PCT/EP2005014182
申请日：2005-12-23
申请人： INFINEON TECHNOLOGIES AG , RAMAKRISHNA PURUSHOTHAM , TURAGA SHAKTHI PRASHANTH
发明人： RAMAKRISHNA PURUSHOTHAM , TURAGA SHAKTHI PRASHANTH
IPC分类号： H03K19/003
CPC分类号： H03K19/00315
摘要： There is provided apparatus for protection against over voltages and/or under voltages. The apparatus comprises a pass transistor through which an input voltage is applied, the input voltage varying between a low voltage (0) and a high voltage (1), and means for selectively varying the gate voltage of the pass transistor when the input voltage is transitioning from the low voltage to the high voltage or from the high voltage to the low voltage. The pass transistor may comprise an NMOS or a PMOS transistor. There is also provided a receiver comprising the aforementioned apparatus and a method for protecting against over voltages and/or under voltages.
摘要翻译：提供了用于防止过电压和/或欠电压的装置。该装置包括：传输晶体管，通过该传输晶体管施加输入电压，输入电压在低电压（0）和高电压（1）之间变化;以及用于当输入电压为0时选择性地改变传输晶体管的栅极电压的装置从低电压转换到高电压或从高电压转换到低电压。传输晶体管可以包括NMOS或PMOS晶体管。还提供了一种包括上述装置的接收器和用于防止过电压和/或欠电压的方法。

82. 发明申请

WO2007108406A1 エラートレラント方法及びその方法を実現可能な半導体集積回路审中-公开
标题翻译：允许实现方法的容错方法和半导体集成电路
公开(公告)号：WO2007108406A1
公开(公告)日：2007-09-27
申请号：PCT/JP2007/055342
申请日：2007-03-16
申请人：国立大学法人千葉大学 , 難波一輝 , 伊藤秀男 , 佐々木陽一
发明人：難波一輝 , 伊藤秀男 , 佐々木陽一
IPC分类号： H03K19/003 , H03K19/0948
CPC分类号： H03K19/00315
摘要：論理回路部に有用なソフトエラートレラント方法及びそれを実現する半導体集積回路であって、回路の動作速度低下を抑制しつつ、よりソフトエラー減衰能を高くする。論理回路部が発生させるソフトエラーを含む信号をパストランジスタによって減衰させ、更にこれをシュミットトリガ回路によってマスクするエラートレラント方法、および、論理回路部と、該論理回路部と電気的に接続されるパストランジスタと、該パストランジスタと電気的に接続されるシュミットトリガ回路と、を有する半導体集積回路とする。
摘要翻译：提供对实现该方法的逻辑电路单元和半导体集成电路有用的软件容错方法，以增强软件错误衰减的能力，同时抑制电路运行速度的降低。在误差容限方法中，通过晶体管衰减包括由逻辑电路单元产生的软件误差的信号，施密特触发电路屏蔽衰减的信号。半导体集成电路由逻辑电路单元，与逻辑电路单元电连接的通过晶体管和与传输晶体管电连接的施密特触发电路构成。

83. 发明申请

WO2007051083A2 HIGH VOLTAGE TOLERANT PORT DRIVER 审中-公开
标题翻译：高压容量端口驱动器
公开(公告)号：WO2007051083A2
公开(公告)日：2007-05-03
申请号：PCT/US2006060057
申请日：2006-10-18
申请人： ATMEL CORP , LAMBRACHE EMIL
发明人： LAMBRACHE EMIL
IPC分类号： H03B1/00
CPC分类号： H03K19/00315 , H03K19/0013
摘要： A high-voltage tolerant driver (200; 300) includes a plurality of output drive devices capable of tolerating an overvoltage, sustaining an electrical connection to an elevated voltage level, and producing an output voltage at an indigenous supply level. An initial pullup drive circuit (204) is coupled to the plurality of output drive devices and produces an initial elevated drive voltage to the plurality of output drive devices (235a-c, 275a-c). A sustain pullup circuit (260, 360) is coupled to the plurality of output drive device and produces a sustained output voltage at the indigenous supply level.
摘要翻译：高耐压驱动器（200; 300）包括能够容忍过电压，维持升高的电压电平的电连接以及在本地电源电平下产生输出电压的多个输出驱动装置。初始上拉驱动电路（204）耦合到多个输出驱动装置，并向多个输出驱动装置（235a-c，275a-c）产生初始升高的驱动电压。维持上拉电路（260,360）耦合到多个输出驱动装置，并在本地电源电平下产生持续的输出电压。

84. 发明申请

WO2004075407A1 入出力回路审中-公开
标题翻译：输入/输出电路
公开(公告)号：WO2004075407A1
公开(公告)日：2004-09-02
申请号：PCT/JP2003/001812
申请日：2003-02-19
申请人：富士通株式会社 , 千田克彦 , 橋本賢治
发明人：千田克彦 , 橋本賢治
IPC分类号： H03K19/00
CPC分类号： H03K19/00315
摘要：回路装置の電源オフ時に、外部から内部電圧以上の高電圧が印加された場合でも、内部電圧トランジスタであるＮＭＯＳトランジスタＱ１のゲート・ドレイン間Ａに高電圧が印加されず、ゲート酸化膜が破壊されない様に保護する事ができるトレラント特性を有する入出力回路を提供することを目的とする。上記目的を達成するために、発明に係わる半導体入出力回路では内部電源とＧＮＤ間に接続された第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタと、第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタの間に配置され内部電源にゲートが接続された第２のＮＭＯＳトランジスタと、第２のＮＭＯＳトランジスタのドレインに接続されたＰＡＤ端子と、第２のＮＭＯＳトランジスタのゲートとドレインとの間に接続されたダイオードと、第２のＮＭＯＳトランジスタのゲートとＧＮＤとの間に接続され、ダイオードに流れる電流を制御するための抵抗とを有することを特徴とする。
摘要翻译：具有公差特性的输入/输出电路，即使在电路器件断开的情况下，即使从外部施加高于内部电压的高电压，也不向施加在NMOS晶体管的栅极和漏极之间的A施加高电压作为内部电压晶体管，因此栅极氧化膜不被破坏。半导体输入/输出电路的特征在于包括连接在内部电源和GND之间的第一PMOS晶体管和第一NMOS晶体管，第二NMOS晶体管插入在第一PMOS晶体管和第一NMOS晶体管之间，并且栅极连接到内部电源，连接到第二NMOS晶体管的漏极的PAD端子，连接在第二NMOS晶体管的栅极和漏极之间的二极管，以及连接在第二NMOS晶体管的栅极和GND之间并用于控制的电阻器电流流过二极管。

85. 发明申请

WO2004055987A1 半導体装置およびこれを用いた表示装置审中-公开
标题翻译：使用相同的半导体器件和显示器
公开(公告)号：WO2004055987A1
公开(公告)日：2004-07-01
申请号：PCT/JP2003/015387
申请日：2003-12-02
申请人：株式会社半導体エネルギー研究所
发明人：木村肇
IPC分类号： H03K19/0948
CPC分类号： H03K19/018521 , H03K3/0375 , H03K19/00315
摘要：信号電圧の振幅が、電源電圧の振幅よりも小さくても、正常に動作する手段を有する半導体装置を提供するため、正常に動作をさせたいとするデジタル回路の前に、補正手段を設ける。補正手段が出力する信号は、対象となるデジタル回路の中のトランジスタがオフ状態にならければならないときには、補正手段から、それを満足するような信号つまり、第１の電源電位が出力される。そのとき、前記トランジスタは、オフする。一方、前記トランジスタをオンさせたいときは、補正手段から、第１の入力電位が出力される。その結果、対象となるデジタル回路は、オフ状態にならなければならないときには、オフになり、オン状態にならなければならないときには、オンする。よって、対象となるデジタル回路は、正常に動作することが可能となる。
摘要翻译：为了提供具有允许半导体器件正常操作的装置的半导体器件，即使信号电压的幅度小于电源电压的幅度，在正常操作的数字电路之前提供校正装置。如果目标数字电路中的晶体管必须处于截止状态，则校正装置输出满足它的信号，即第一电源电位。然后，晶体管关闭。如果晶体管必须导通，则校正装置输出第一输入电位。因此，当目标数字电路必须处于断开状态时，当它必须处于导通状态时才被接通，目标数字电路被关闭。因此，目标数字电路可以正常工作。

86. 发明申请

WO2003073470A2 METHODS AND SYSTEMS FOR REDUCING POWER-ON FAILURES OF INTEGRATED CIRCUITS 审中-公开
标题翻译：降低集成电路上电故障的方法与系统
公开(公告)号：WO2003073470A2
公开(公告)日：2003-09-04
申请号：PCT/US2003/004875
申请日：2003-02-21
申请人： BROADCOM CORPORATION
发明人： AJIT, Janardhanan, S.
IPC分类号： H01L
CPC分类号： H03K19/0013 , H03K17/08122 , H03K19/00315
摘要： Methods and systems for protecting integrated circuits ("ICs") from power-on sequence currents, including methods and systems for biasing transistors in paths susceptible to power-on sequence damage such that these paths do not have substantial current flow unless the power supplies controlling the gate of the susceptible transistors are powered on. In an embodiment, the invention is applied to a circuit having a first and second IC terminals coupled to a first and second power supplies, respectively. The invention protects the circuit in the event that the first power supply is powered-on before the second power supply is powered-on. The method includes sensing voltage amplitudes from the first and second power supplies. When first power supply is powered-on before the second power supply is powered-on, the first IC terminal is coupled to the second IC terminal. The substantially prevents undesired power-on sequence currents from flowing between the first and second IC terminals. For example, in an embodiment, the circuit to be protected is a transistor, such as a PMOS or an NMOS transistor. The first and second IC terminals are coupled to a source and a gate of the transistor. When the source and gate are coupled together, there is little or no voltage across the source/gate junction. As a result, little or no power-on sequence current flows through the source/gate junction. When the second power supply is powered-on, the first and second IC terminals are decoupled and the circuit is allowed to operate normally. In an embodiment, the first and second IC terminals are also decoupled when the first power supply is off.
摘要翻译：用于保护集成电路“IC”免受上电序列电流的方法和系统，包括用于在容易受到上电序列损坏的路径中偏置晶体管的方法和系统，使得这些路径不具有相当大的电流，除非控制栅极的电源的敏感晶体管通电。在一个实施例中，本发明应用于具有分别耦合到第一和第二电源的第一和第二IC端子的电路。本发明在第二电源通电之前在第一电源通电的情况下保护电路。该方法包括感测来自第一和第二电源的电压幅度。当第一电源在第二电源通电之前通电时，第一IC端子耦合到第二IC端子。基本上防止不期望的上电顺序电流在第一和第二IC端子之间流动。例如，在一个实施例中，待保护的电路是诸如PMOS或NMOS晶体管的晶体管。第一和第二IC端子耦合到晶体管的源极和栅极。当源极和栅极耦合在一起时，源极/栅极结上的电压很小或没有电压。结果，很少或没有上电顺序电流流过源极/栅极结。当第二个电源通电时，第一个和第二个IC端子被去耦合，允许电路正常工作。在一个实施例中，当第一电源关闭时，第一和第二IC端子也被去耦。

87. 发明申请

WO2003069780A1 MULTI POWER SUPPLY CIRCUIT PROTECTION APPARATUS AND METHOD 审中-公开
标题翻译：多电源电路保护装置及方法
公开(公告)号：WO2003069780A1
公开(公告)日：2003-08-21
申请号：PCT/US2003/003925
申请日：2003-02-10
申请人： HONEYWELL INTERNATIONAL INC.
发明人： HYNES, Owen, J.
IPC分类号： H03K19/003
CPC分类号： H03K17/102 , H03K17/08122 , H03K19/00315
摘要： A circuit is protected from the application voltage from a high and a low voltage source that may power up at different times by supplying a circuit that applies an intermediate voltage whenever the high voltage has powered up when the low voltage has not until such time as the low voltage has powered up.
摘要翻译：保护电路免受来自高电压源和低电压源的施加电压的影响，该高电压源和低电压源可在不同时间通过提供施加中间电压的电路，每当高电压直到等待低电压上电。

88. 发明申请

WO2003067761A1 INPUT STAGE RESISTANT AGAINST HIGH VOLTAGE SWINGS 审中-公开
标题翻译：耐高压输入电阻
公开(公告)号：WO2003067761A1
公开(公告)日：2003-08-14
申请号：PCT/IB2003/000298
申请日：2003-01-29
申请人： KONINKLIJKE PHILIPS ELECTRONICS N.V. , BECKER, Rolf, Friedrich, Philipp
发明人： BECKER, Rolf, Friedrich, Philipp
IPC分类号： H03K19/003
CPC分类号： H03K19/00315
摘要： Circuit comprising a signal input (IN) for receiving an input signal s(t) and a digital input stage (15) being designed for operation at a supply voltage (VDD). The input stage (15) comprises CMOS transistors, which are sensitive to voltages across transistor nodes going beyond a voltage limit (Vmax), and an input (IINV). Voltage limiting means (B) being are arranged between the signal input (IN) and the input (IINV). The voltage limiting means (B) comprise an input switch (ns) being controllable by the state of the input signal s(t), and limit voltages at the input (IINV) to the supply voltage (VDD). In addition, means for over-voltage protection (A) are provided between the signal input (IN) and the supply voltage (VDD). The means for over-voltage protection (A) comprise at least one active circuit element being arranged so as to mimic part of a zener function.
摘要翻译：电路包括用于接收输入信号s（t）的信号输入（IN）和被设计为在电源电压（VDD）下工作的数字输入级15。输入级（15）包括对超过电压极限（Vmax）的晶体管节点上的电压敏感的CMOS晶体管和输入（IINV）。电压限制装置（B）被布置在信号输入（IN）和输入（IINV）之间。电压限制装置（B）包括可由输入信号s（t）的状态控制的输入开关（ns），以及输入端（IINV）至电源电压（VDD）的限制电压。此外，在信号输入（IN）和电源电压（VDD）之间提供过电压保护（A）的装置。用于过电压保护的装置（A）包括至少一个有源电路元件，以便模拟齐纳功能的一部分。

89. 发明申请

WO00011788A2 DRIVING CIRCUIT 审中-公开
标题翻译：驱动电路
公开(公告)号：WO00011788A2
公开(公告)日：2000-03-02
申请号：PCT/DE1999/002416
申请日：1999-08-02
IPC分类号： H03K19/003 , H03K19/0175 , H03K19/0944
CPC分类号： H03K19/00315 , H03K19/017518 , H03K19/09448
摘要： The invention relates to a driving circuit comprising a driver control circuit, a first and a second driving transistor and a current limiting device. In order to limit the current flowing through the driving transistor, said current limiting device controls the voltage at the gate of said first driving transistor. A control input of the current limiting device is used to adjust the current-limitation application point to the load to be controlled by a negative feedback. According to a second embodiment, a driving circuit having one of its two transistors designed as a MOSFET and the other one as a bipolar transistor is produced in such a way that diodes of the two driving transistors block the switched-off supply voltage or transmit the voltage according to a voltage applied on the output of said driving circuit.
摘要翻译：本发明涉及具有驱动器驱动器，第一和第二驱动器晶体管以及限流装置的驱动器电路。为了限制流经第一驱动晶体管的电流，限流装置控制第一驱动晶体管的控制端的电压。通过电流限制器装置的控制输入，电流限制的起始点可以适应负载通过负反馈来驱动。本发明的第二实施例涉及在一个MOSFET的两个驱动器晶体管，另一个为双极型晶体管中的一个被执行的驱动电路，从而使两个驱动器晶体管的二极管以阻断或导通，当电源电压，并且根据一个在驱动器电路的电压的输出施加。

90. 发明申请

WO99043086A1 DYNAMIC BIAS CIRCUITRY UTILIZING EARLY VOLTAGE CLAMP AND TRANSLINEAR TECHNIQUES 审中-公开
标题翻译：动态偏置电路利用早期电压钳和斜线技术
公开(公告)号：WO99043086A1
公开(公告)日：1999-08-26
申请号：PCT/US1999/002044
申请日：1999-01-28
IPC分类号： G06F1/26 , H03K19/003 , H03K3/01 , H03L5/00
CPC分类号： G06F1/263 , H03K19/00315 , H03K19/00384
摘要： A system utilizes a dynamic feedback bias circuit (115) and includes a first bus agent and a second bus agent. The second bus agent has a core (120) which operates at a core operating voltage. An input device is biased by the dynamic feedback bias circuit.
摘要翻译：系统利用动态反馈偏置电路（115）并且包括第一总线代理和第二总线代理。第二总线代理具有以核心工作电压工作的核心（120）。输入装置被动态反馈偏置电路偏置。

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