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41. 发明申请

WO2005020402A1 INTEGRATED ELECTRONIC DISCONNECTING CIRCUITS METHODS, AND SYSTEMS 审中-公开
标题翻译：集成电子断开电路的方法和系统
公开(公告)号：WO2005020402A1
公开(公告)日：2005-03-03
申请号：PCT/AU2004/001117
申请日：2004-08-20
申请人： FULTEC Pty Ltd , HARRIS, Richard, Allen , LINEWIH, Handoko
发明人： HARRIS, Richard, Allen , LINEWIH, Handoko
IPC分类号： H02H9/02
CPC分类号： H01L29/7802 , H01L27/098 , H01L29/0657 , H01L29/0696 , H01L29/0847 , H01L29/1095 , H01L29/7827 , H01L29/8083
摘要： Merged devices for transient blocking. A pass transistor (44) is placed so that upon a transient being applied to Input terminal (40), transistor (44)'s body potential drives the gate (81) of a depletion-mode JFIET-type blocking transistor (71). Simultaneously a potential difference VD is applied to external gate (52) in order to deplete channel (77). Thus a transient which appears on an external terminal is very rapidly propagated to deplete channels (77) and (85) thereby effectively disconnecting In terminal (40) from Out terminal (42) before damage can occur to a device connected to Out terminal (42). Once the transient subsides the device (37) resumes its normally conductive state.
摘要翻译：用于瞬态阻塞的合并设备。放置通过晶体管（44），使得当瞬态被施加到输入端子（40）时，晶体管（44）的体电位驱动耗尽型JFIET型阻断晶体管（71）的栅极（81）。同时，为了耗尽通道（77），将电位差VD施加到外部门（52）。因此，出现在外部端子上的瞬变非常迅速地传播到耗尽通道（77）和（85），从而在连接到输出端子（42）的设备发生损坏之前有效地将端子（40）与输出端子（42）断开）。一旦瞬变消退，器件（37）将恢复其正常导通状态。

42. 发明申请

WO02071449A2 COMPLEMENTARY ACCUMULATION-MODE JFET INTEGRATED CIRCUIT TOPOLOGY USING WIDE (> 2eV) BANDGAP SEMICONDUCTORS 审中-公开
标题翻译：使用宽（> 2eV）带隙半导体的补充累积模JFET集成电路拓扑
公开(公告)号：WO02071449A2
公开(公告)日：2002-09-12
申请号：PCT/US0206431
申请日：2002-03-04
申请人： UNIV MISSISSIPPI
发明人： CASADY JEFFREY B , BLALOCK BENJAMIN , SADDOW STEPHEN E , MAZZOLA MICHAEL S
IPC分类号： H01L21/04 , H01L21/337 , H01L27/098 , H01L29/24 , H01L29/808 , H01L
CPC分类号： H01L29/66068 , H01L27/098 , H01L29/1608 , H01L29/66901 , H01L29/808
摘要： A method and device produced for design, construction, and use of integrated circuits in wide bandgap semiconductors, including methods for fabrication of n-channel and p-channel junction field effect transistors on a single wafer or die, such that the produce devices may have pinchoff voltages of either positive or negative polarities. A first layer of either p-type or n-type is formed as a base. An alternating, channel layer of either n-type or p-type is then formed, followed by another layer of the same type as the first layer. Etching is used to provide contacts for the gates, source, and drain of the device. In one variation, pinchoff voltage is controlled via dopant level and thickness and channel region. In another variation, pinchoff voltage is controlled by variation of dopant level across the channel layer; and in another variation, pinchoff voltage is controlled by both thickness and variation of dopant level.
摘要翻译：制造用于宽带隙半导体中的集成电路的设计，构造和使用的方法和装置，包括在单个晶片或裸片上制造n沟道和p沟道结场效应晶体管的方法，使得生产装置可以具有正极性或负极性的针刺电压。形成p型或n型的第一层作为基底。然后形成n型或p型交替的沟道层，随后形成与第一层相同类型的另一层。蚀刻用于为器件的栅极，源极和漏极提供触点。在一个变化中，针刺电压通过掺杂剂水平和厚度和沟道区域来控制。在另一种变型中，通过沟道层上的掺杂剂水平的变化来控制针尖电压; 并且在另一变型中，钳位电压由掺杂剂水平的厚度和变化两者来控制。

43. 发明申请

WO0227796A2 CASCADE CIRCUIT 审中-公开
标题翻译： CASCADE电路
公开(公告)号：WO0227796A2
公开(公告)日：2002-04-04
申请号：PCT/US0130497
申请日：2001-09-28
申请人： LOVOLTECH INC
发明人： YU HO-YUAN
IPC分类号： H01L27/098 , H03K17/06 , H03K17/687
CPC分类号： H01L27/098 , H03K17/063 , H03K17/687
摘要： The present invention relates generally to electrical cascade circuits using normally-off junction field effect tansistors (JFETs) which have low on-resistance for low voltage and high current density applications. Proper configuration of the normally-off JFETs allows for low voltage drop, low-on resistance, high current density and high frequency operations. More particularly, these cascade circuits are configured to provide amplification of an input signal and signal switching capabilities. In general two or more normally-off JFETs are coupled together on a substrate to create a desired characteristic. For a three terminal gate-controlled cascade amplification circuit, an input signal at the first JFET can realize a signal gain of 80dB to 120dB at the second JFET. A four terminal gate-controlled cascade switching circuit, comprised of two JFETs, switches on or off to regulate current flow through the second JFET.
摘要翻译：本发明一般涉及使用常闭结场效应电阻（JFET）的电级联电路，其对于低电压和高电流密度应用具有低导通电阻。常规JFET的正确配置允许低压降，低导通电阻，高电流密度和高频操作。更具体地，这些级联电路被配置为提供输入信号和信号切换能力的放大。通常，两个或更多个常闭JFET在衬底上耦合在一起以产生期望的特性。对于三端子栅极控制级联放大电路，第一JFET处的输入信号可以在第二JFET处实现80dB至120dB的信号增益。由两个JFET组成的四端子栅极控制级联开关电路，其导通或截止以调节通过第二JFET的电流。

44. 发明申请

WO01048827A1 A SEMICONDUCTOR DEVICE 审中-公开
标题翻译：半导体器件
公开(公告)号：WO01048827A1
公开(公告)日：2001-07-05
申请号：PCT/SE2000/002170
申请日：2000-11-07
IPC分类号： H01L27/07 , H01L27/098 , H01L29/24 , H01L29/772 , H01L29/808 , H01L29/06
CPC分类号： H01L29/7722 , H01L27/0705 , H01L27/098 , H01L29/1608 , H01L29/8083
摘要： A semiconductor device having on top of each other in the order mentioned at least the following layers: a drain contact (1), a drift layer (3) being low doped according to a first conductivity type, n or p, a source region layer (4) being highly doped according to said first type and a source contact (5), said device also comprising a grid (6) formed by a plurality of first regions (7) being doped according to a second conductivity type being opposite to said first type, located in said drift layer and laterally separated by drift layer portions (8), said grid being adapted to assume at least two different states, namely a first blocking state in which said drift layer portions are completely depleted, so that a continuous layer is formed by said grid, and a second state in which conducting channels of said first type are formed between adjacent first regions (7) of the grid (6) and connect the source region layer with the drift layer on the opposite side of the grid.
摘要翻译：一种半导体器件，其至少以下列顺序相互排列：漏极接触（1），根据第一导电类型低掺杂的漂移层（3），n或p，源区域层（4）根据所述第一类型被高度掺杂和源极接触（5），所述器件还包括由多个第一区域（7）形成的栅极（6），所述栅极（6）根据与所述第一类型相反的第二导电类型被掺杂第一类型，位于所述漂移层中并由漂移层部分（8）横向分开，所述网格适于呈现至少两种不同状态，即其中所述漂移层部分完全耗尽的第一阻塞状态，使得连续层是由所述栅格形成的，第二状态，其中所述第一类型的导电沟道形成在栅格（6）的相邻的第一区域（7）之间，并且将源区域层与漂移层连接在栅极格。

45. 发明申请

WO2017138398A1 半導体装置审中-公开
标题翻译：半导体器件
公开(公告)号：WO2017138398A1
公开(公告)日：2017-08-17
申请号：PCT/JP2017/003274
申请日：2017-01-31
申请人：パナソニック株式会社
发明人：宇治田　信二 , 柴田　大輔 , 田村　聡之
IPC分类号： H01L21/337 , H01L21/338 , H01L27/098 , H01L29/12 , H01L29/778 , H01L29/78 , H01L29/808 , H01L29/812
CPC分类号： H01L27/098 , H01L29/12 , H01L29/778 , H01L29/78 , H01L29/808 , H01L29/812
摘要：半導体装置（１３）は、順に配置された基板（１）、ドリフト層（２）及び第１の下地層（３）と、第１の下地層（３）を貫通しドリフト層（２）にまで達する第１の開口部（１０）と、第１の下地層（３）の上面及び第１の開口部（１０）の凹状の表面に沿って形成された第１の再成長層（６）及び第２の再成長層（７）と、第２の再成長層（７）の上方に配置されたゲート電極（Ｇ）と、第２の再成長層（７）及び第１の再成長層（６）を貫通し第１の下地層（３）にまで達する第２の開口部（１１）と、第２の開口部（１１）を覆うように配置され、第１の下地層（３）と電気的に接続されたソース電極（Ｓ）と、基板（１）の裏面上に配置されたドレイン電極（Ｄ）とを備え、第２の再成長層（７）は、基板（１）に略平行な上面部（７ａ）と、第１の開口部（１０）の側面に沿った側面部（７ｂ）とを有し、ゲート電極（Ｇ）は、上面部（７ａ）に選択的に設けられている。
摘要翻译：半导体器件（13）具有依次布置的衬底（1），漂移层（2）和第一底层（3），第一底层（3）的上表面和第一开口部分（10）的凹表面形成的第一开口部分（10），到达漂移层（2）的第一开口部分（10）第二再生长层和第二再生长层，设置在第二再生长层上方的栅电极以及第二再生长层，（11），穿过第一再生长层（6）并到达第一下层（3）;第二开口部分（11），其布置成覆盖第二开口部分电连接到第一再生长层（7）的下层（3）的源电极（S）和布置在基板（1）的后表面上的漏电极（D）在基板（1）上形成（7a）和沿着所述第一开口部分（10）的所述侧表面的侧表面部分（7b），所述栅电极（G）选择性地设置在所述上表面部分（7a）上，那里。

46. 发明申请

WO2017010040A1 窒化物半導体装置审中-公开
标题翻译：氮化物半导体器件
公开(公告)号：WO2017010040A1
公开(公告)日：2017-01-19
申请号：PCT/JP2016/002871
申请日：2016-06-14
申请人：株式会社デンソー
发明人：樋口　安史 , 星　真一 , 小山　和博
IPC分类号： H01L21/338 , H01L21/336 , H01L21/337 , H01L27/098 , H01L29/778 , H01L29/78 , H01L29/808 , H01L29/812
CPC分类号： H01L27/098 , H01L29/778 , H01L29/78 , H01L29/808 , H01L29/812
摘要：窒化物半導体装置は、基板（１）と、チャネル形成層と、ソース領域（９）およびドレイン領域（１０）と、ゲート領域（６）と、を有する横型のスイッチングデバイスを備える。ソース領域およびドレイン領域は、基板の平面方向の一方向において、互いに離されて配置されている。ゲート領域は、ソース領域とドレイン領域との間に配置され、ｐ型半導体層によって構成される。ゲート領域は、基板の平面方向において、ソース領域およびドレイン領域の配列方向に対する垂直方向に複数に分割されて備えられている。これにより、高阻止耐圧を確保しつつ、より低オン抵抗化を図ることができる。
摘要翻译：该氮化物半导体器件设置有具有衬底（1），沟道形成层，源极区（9），漏极区（10）和栅极区（6）的横向开关器件。源极区域和漏极区域通过在基板的平面方向上的一个方向上彼此分离设置。栅极区域设置在源极区域和漏极区域之间，并且由p型半导体层构成。在基板的平面方向上，通过在与设置源极区域和漏极区域的方向垂直的方向上分割多个区域来提供栅极区域。因此，可以实现低导通电阻，同时确保高的阻断击穿电压。

47. 发明申请

WO2016113468A1 A SEMICONDUCTOR LOGIC ELEMENT AND A LOGIC CIRCUITRY 审中-公开
标题翻译：半导体逻辑元件和逻辑电路
公开(公告)号：WO2016113468A1
公开(公告)日：2016-07-21
申请号：PCT/FI2016/050014
申请日：2016-01-13
申请人： AUROLA, Artto Mikael
发明人： AUROLA, Artto Mikael
IPC分类号： H03K19/094 , H01L27/085 , H03K19/003 , H03K19/20 , H03K19/0952
CPC分类号： H03K19/20 , H01L27/0207 , H01L27/0629 , H01L27/092 , H01L27/098 , H01L27/1203 , H01L29/0692 , H01L29/7838 , H01L29/808 , H01L29/8083 , H03K19/0013 , H03K19/00315 , H03K19/094 , H03K19/0952
摘要： The invention relates to a semiconductor logic element comprising a field effect transistor of the first conductivity type and a field effect transistor of the second conductivity type. A gate of the first FET is an input of the semiconductor logic element, a drain of the second FET is referred to as the output of the semiconductor logic element and a source of the second FET is the source of the semiconductor logic element. By applying applicable potentials to the terminals of the field effect transistors it is possible to influence the state of the output of the logic element. The invention relates also to different kinds of logic circuitries comprising the described logic element.
摘要翻译：本发明涉及包括第一导电类型的场效应晶体管和第二导电类型的场效应晶体管的半导体逻辑元件。第一FET的栅极是半导体逻辑元件的输入，第二FET的漏极被称为半导体逻辑元件的输出，第二FET的源极是半导体逻辑元件的源极。通过将适用的电位施加到场效应晶体管的端子，可以影响逻辑元件的输出状态。本发明还涉及包括所描述的逻辑元件的不同种类的逻辑电路。

48. 发明申请

WO2016010515A1 SOLID-SOURCE DIFFUSED JUNCTION FOR FIN-BASED ELECTRONICS 审中-公开
标题翻译：用于基于电子电路的固体扩散接头
公开(公告)号：WO2016010515A1
公开(公告)日：2016-01-21
申请号：PCT/US2014/046525
申请日：2014-07-14
申请人： INTEL CORPORATION
发明人： HAFEZ, Walid M. , JAN, Chia-Hong
IPC分类号： H01L29/786 , H01L21/336
CPC分类号： H01L29/0649 , H01L27/098 , H01L29/0657 , H01L29/404 , H01L29/66166 , H01L29/66803 , H01L29/66901 , H01L29/808 , H01L29/8605
摘要： A solid source-diffused junction is described for fin-based electronics. In one example, a fin is formed on a substrate. A glass of a first dopant type is deposited over the substrate and over a lower portion of the fin. A glass of a second dopant type is deposited over the substrate and the fin. The glass is annealed to drive the dopants into the fin and the substrate. The glass is removed and a first and a second contact are formed over the fin without contacting the lower portion of the fin.
摘要翻译：对于基于鳍的电子器件描述了固体源极扩散结。在一个示例中，在基板上形成翅片。第一掺杂剂类型的玻璃沉积在衬底上并且在鳍的下部上方。在衬底和鳍上沉积一层第二掺杂剂类型。将玻璃退火以将掺杂剂驱动到翅片和基底中。去除玻璃并且在翅片之上形成第一和第二接触件，而不接触翅片的下部。

49. 发明申请

WO2014107304A1 GALLIUM NITRIDE VERTICAL JFET WITH HEXAGONAL CELL STRUCTURE 审中-公开
标题翻译：具有六角形细胞结构的硝酸锌垂直JFET
公开(公告)号：WO2014107304A1
公开(公告)日：2014-07-10
申请号：PCT/US2013/076007
申请日：2013-12-18
申请人： AVOGY, INC.
发明人： EDWARDS, Andrew P. , NIE, Hui , DISNEY, Donald R. , KIZILYALLI, Isik
IPC分类号： H01L29/15
CPC分类号： H01L27/098 , H01L29/0692 , H01L29/2003 , H01L29/42312 , H01L29/66909 , H01L29/8083
摘要： An array of GaN-based vertical JFETs includes a GaN substrate comprising a drain of one or more of the JFETs and one or more epitaxial layers coupled to the GaN substrate. The array also includes a plurality of hexagonal cells coupled to the one or more epitaxial layers and extending in a direction normal to the GaN substrate. Sidewalls of the plurality of hexagonal cells are substantially aligned with respect to crystal planes of the GaN substrate. The array further includes a plurality of channel regions, each having a portion adjacent a sidewall of the plurality of hexagonal cells, a plurality of gate regions of one or more of the JFETs, each electrically coupled to one or more of the plurality of channel regions, and a plurality of source regions of one or more of the JFETs electrically coupled to one or more of the plurality of channel regions.
摘要翻译： GaN基垂直JFET的阵列包括包含一个或多个JFET的漏极和耦合到GaN衬底的一个或多个外延层的GaN衬底。该阵列还包括耦合到一个或多个外延层并沿垂直于GaN衬底的方向延伸的多个六边形单元。多个六边形单元的侧壁相对于GaN衬底的晶面基本上对齐。阵列还包括多个通道区域，每个沟道区域具有邻近多个六边形单元的侧壁的部分，一个或多个JFET的多个栅极区域，每个栅极区域电耦合到多个沟道区域中的一个或多个以及电耦合到多个沟道区中的一个或多个的一个或多个JFET的多个源极区。

50. 发明申请

WO2013066967A1 MONOLITHICALLY INTEGRATED VERTICAL JFET AND SCHOTTKY DIODE 审中-公开
标题翻译：单相整体垂直JFET和肖特基二极管
公开(公告)号：WO2013066967A1
公开(公告)日：2013-05-10
申请号：PCT/US2012/062728
申请日：2012-10-31
申请人： AVOGY, INC.
发明人： KIZILYALLI, Isik C. , NIE, Hui , EDWARDS, Andrew P. , ROMANO, Linda , BOUR, David P. , BROWN, Richard J. , PRUNTY, Thomas R.
IPC分类号： H01L29/772 , H01L21/336
CPC分类号： H01L29/66909 , H01L21/823487 , H01L27/0605 , H01L27/0611 , H01L27/0629 , H01L27/0727 , H01L27/098 , H01L29/2003 , H01L29/66143 , H01L29/8083 , H01L29/872
摘要： An integrated device including a vertical III-nitride FET and a Schottky diode includes a drain comprising a first III-nitride material, a drift region comprising a second III-nitride material coupled to the drain and disposed adjacent to the drain along a vertical direction, and a channel region comprising a third III-nitride material coupled to the drift region. The integrated device also includes a gate region at least partially surrounding the channel region, a source coupled to the channel region, and a Schottky contact coupled to the drift region. The channel region is disposed between the drain and the source along the vertical direction such that current flow during operation of the vertical III-nitride FET and the Schottky diode is along the vertical direction.
摘要翻译：包括垂直III族氮化物FET和肖特基二极管的集成器件包括：包括第一III族氮化物材料的漏极，包括耦合到漏极并沿垂直方向邻近漏极设置的第二III族氮化物材料的漂移区，以及包括耦合到所述漂移区的第三III族氮化物材料的沟道区。集成器件还包括至少部分地围绕沟道区的栅极区，耦合到沟道区的源极和耦合到漂移区的肖特基接触。沟道区域沿着垂直方向设置在漏极和源极之间，使得垂直III族氮化物FET和肖特基二极管的工作期间的电流沿垂直方向。

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