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31. 发明申请

WO2015149329A1 一种现场可编程门阵列及通信方法审中-公开
公开(公告)号：WO2015149329A1
公开(公告)日：2015-10-08
申请号：PCT/CN2014/074732
申请日：2014-04-03
申请人：华为技术有限公司
发明人：杨伟国 , 涂君 , 王佐
IPC分类号： G06F13/38
CPC分类号： G06F13/4027 , G06F13/4022 , H03K19/17728 , H03K19/1774 , H03K19/17792
摘要：本申请提供一种现场可编程门阵列FPGA及数据通信方法，该FPGA中内嵌至少一个用于通信互联的专用集成电路ASIC化的硬核；ASIC化的硬核包括：高速交换互联单元和至少一个站点；各个站点与高速交换互联单元连接；站点，用于FPGA内各个功能模块与ASIC化的硬核的数据传递；高速交换互联单元，用于实现各个站点之间的数据传递。本申请提供的FPGA中内嵌ASIC 化的硬核，可以方便各个功能模块就近与其进行数据交换，从而降低时间延迟。源功能模块将数据发给站点，站点将数据发给高速交换互联单元，高速交换互联单元将数据通过与目的功能模块连接的站点将数据发给目的功能模块。完成源功能模块与目的功能模块之间的数据传递。

32. 发明申请

WO2015041188A1 再構成可能な半導体集積回路および電子機器审中-公开
标题翻译：可重构半导体集成电路和电子器件
公开(公告)号：WO2015041188A1
公开(公告)日：2015-03-26
申请号：PCT/JP2014/074327
申请日：2014-09-12
申请人：株式会社東芝
发明人：小田　聖翔
IPC分类号： H03K19/173 , G11C29/00
CPC分类号： H03K19/1776 , G11C11/41 , G11C13/0069 , G11C17/165 , G11C17/18 , G11C2029/5006 , H03K19/1737 , H03K19/17728
摘要：　第１の実施形態の再構成可能な半導体集積回路は、複数のメモリと、複数のメモリが並列に接続され、複数のメモリのデータ出力に応じて論理が決定されるロジック回路とを備える。信号出力部は、複数のメモリ毎に、ロジック回路に対するデータ出力を行う選択信号と、データ出力を閉じる非選択信号とのうち一方を出力する複数の出力端を備え、複数の出力端を巡回して選択信号および非選択信号を出力する。スイッチ部は、複数の出力端のうち第１出力端と、第１出力端に対して少なくとも１の出力端を飛ばして巡回される第２出力端との間の経路を開状態および閉状態の何れか一方に設定する。
摘要翻译：根据第一实施例的可重构半导体集成电路配备有多个存储器，以及与多个存储器并联连接的逻辑电路，并且根据多个存储器的数据输出确定逻辑。信号输出单元配备有多个输出端子，其输出向多个存储器中的每一个输出逻辑电路的数据输出的选择信号或关闭数据输出的非选择信号，并输出选择信号，以及来自多个输出端子中的每一个的非选择信号依次。开关单元将打开状态或关闭状态设置为来自多个输出端子的第一输出端子与循环的第二输出端子之间的路径，相对于第一输出端子跳过至少一个输出端子。

33. 发明申请

WO2015037413A1 再構成可能な論理デバイス审中-公开
标题翻译：可重新配置的逻辑设备
公开(公告)号：WO2015037413A1
公开(公告)日：2015-03-19
申请号：PCT/JP2014/071958
申请日：2014-08-22
申请人：太陽誘電株式会社
发明人：佐藤　正幸 , 志水　勲
IPC分类号： H03K19/177
CPC分类号： H03K19/1776 , G11C7/06 , G11C8/10 , H03K19/0948 , H03K19/17728 , H03K19/17736
摘要：【課題】面積の小さい再構成可能な論理デバイスを提供できる。【解決手段】各々が構成情報を記憶して、論理要素及び／又は接続要素として構成される複数のメモリセルユニットを備え、複数のメモリセルユニットの各々は、メモリセルの列に対応して配置される一対の論理用ビット線と、論理用ワード線と、一対の論理用ビット線と接続するインバータ部とを有し、インバータ部は、一対の論理用ビット線のうちの一方から入力信号を受け取るとともに、第１ＭＯＳと第２ＭＯＳを有する第１ＣＭＯＳと、一対の論理用ビット線のうちの他方から入力信号を受け取るとともに、第３ＭＯＳと第４ＭＯＳを有する第２ＣＭＯＳとを有し、且つ、第１ＭＯＳと第３ＭＯＳとの出力信号のセットである第１差動信号、及び、第２ＭＯＳと第４ＭＯＳとの出力信号のセットである第２差動信号を、論理用データ信号として、出力する論理デバイスが提供される。
摘要翻译： [问题]提供小区域可重构逻辑设备。 [解决方案]提供了一种设置有多个存储单元单元的逻辑设备，每个存储单元单元存储配置信息并被配置为逻辑元件和/或连接元件，其中多个存储单元单元中的每一个包括用于逻辑的一对位线被布置为对应于存储单元的列，用于逻辑的字线，以及连接到用于逻辑的该对位线的逆变器单元，并且逆变器单元包括从该对位线之一接收输入信号的第一CMOS，并且具有第一MOS和第二MOS，以及第二CMOS，其接收来自用于逻辑的该对位线中的另一个的输入信号，并具有第三MOS和第四MOS，并且作为逻辑的数据信号输出，作为第一MOS和第三MOS的输出信号的集合的第一差分信号和作为第二MOS和第四MOS的输出信号的集合的第二差分信号。

34. 发明申请

WO2014163099A2 RECONFIGURABLE LOGIC DEVICE 审中-公开
标题翻译：可重构逻辑器件
公开(公告)号：WO2014163099A2
公开(公告)日：2014-10-09
申请号：PCT/JP2014059703
申请日：2014-04-02
申请人： TAIYO YUDEN KK
发明人： SATO MASAYUKI , SATO KOUSHI , KATSU MITSUNORI , SHIMIZU ISAO
IPC分类号： H03K19/173
CPC分类号： H03K19/17728 , G06F17/5054 , H03K19/17744 , H03K19/1776
摘要： [Problem] To enable the provision of a reconfigurable logic device that has a small surface area and is highly reconfigurable. [Solution] A reconfigurable logic device having a plurality of multi lookup table units and in which a plurality of logic circuits can be configured according to configuration data information. Each multi lookup table has: configuration memory that stores configuration data; a data input line; a data output line; a reconfigurable logic multiplexer that, in response to the configuration data, selectively links data input from the data input line and data output to the data output line and/or that, in response to the configuration data, outputs, to the data output line, data logically computed pertaining to the data input. Adjacent multi lookup tables are connected by the data input lines and data output lines.
摘要翻译： [问题]能够提供具有小表面积且高度可重构的可重构逻辑器件。 [解决方案]具有多个多查找表单元的可重构逻辑设备，其中可以根据配置数据信息来配置多个逻辑电路。每个多查询表有：配置存储器，用于存储配置数据; 数据输入线数据输出线; 可重配置逻辑多路复用器，响应于配置数据，选择性地将从数据输入线输入的数据输出和输出到数据输出线的数据输出，和/或响应于配置数据将数据输出到数据输出线，与数据输入逻辑计算的数据。相邻的多查找表通过数据输入线和数据输出线连接。

35. 发明申请

WO2014132669A1 データ処理装置およびその制御方法审中-公开
标题翻译：数据处理设备及其控制方法
公开(公告)号：WO2014132669A1
公开(公告)日：2014-09-04
申请号：PCT/JP2014/001129
申请日：2014-03-03
申请人：アトナープ株式会社
发明人：佐藤　友美
IPC分类号： H03K19/173 , G06F11/00
CPC分类号： H03K19/1776 , G11C7/22 , H03K19/173 , H03K19/17728 , H03K19/17736 , H03K19/17744
摘要：　データ処理装置は、複数のエレメントと、複数のエレメントを接続する配線群とを含むデータ処理部を有し、複数のエレメントのそれぞれは、論理エレメントと、論理エレメントの入力側を配線群のいずれかの配線に対しサイクル単位でオンオフし、入力データをラッチする取得ユニットと、論理エレメントの出力側を配線群のいずれかの配線に対しサイクル単位でオンオフするポストユニットとを含み、データ処理部は、さらに、論理エレメントにおいて実行する論理、取得ユニットおよびポストユニットの機能をサイクル単位で制御するタイミング制御ユニットを有する。
摘要翻译：该数据处理装置具有多个元件，以及包含连接多个元件的布线组的数据处理单元。多个元件中的每一个包括：逻辑元件; 采集单元，其相对于布线组中的任意一个导线周期切换逻辑元件的输入侧，并锁存输入数据; 以及后置单元，其相对于布线组的任何导线周期性地切换逻辑元件的输出侧。此外，数据处理单元具有定时控制单元，其周期性地控制在逻辑元件中执行的逻辑以及获取单元和后置单元的功能。

36. 发明申请

WO2014105717A1 SYNTHETIC APERTURE IMAGE RECONSTRUCTION SYSTEM IN A PATIENT INTERFACE MODULE (PIM) 审中-公开
标题翻译：患者接口模块（PIM）中的合成孔径图像重建系统
公开(公告)号：WO2014105717A1
公开(公告)日：2014-07-03
申请号：PCT/US2013/077009
申请日：2013-12-20
申请人： VOLCANO CORPORATION
发明人： CORL, Paul Douglas
IPC分类号： A61B8/12
CPC分类号： A61B8/12 , A61B5/0066 , A61B5/0084 , A61B8/0891 , A61B8/5207 , G01S15/892 , G01S15/8997 , H03K19/17728
摘要： A field programmable gate array (FPGA) circuit including a quadrature internal conditioning circuit is provided. The circuit having a buffer circuit; and a reconstruction engine circuit, wherein the reconstruction engine circuit includes: a circuit to measure a phase of a signal; and a flavor interpolation circuit; wherein: the circuit to measure the phase of a signal includes digitization points forming two complex numbers for each cycle of the center frequency of the signal. A system for collecting tissue images including a patient interface module (PIM); a pulse transmitter circuit; an analog to digital converter circuit; and an FPGA circuit as above; and a catheter having a sensing head is also provided. A method for using the above system to provide an image reconstruction is also provided.
摘要翻译：提供了包括正交内部调理电路的现场可编程门阵列（FPGA）电路。具有缓冲电路的电路; 以及重建引擎电路，其中所述重建引擎电路包括：测量信号相位的电路; 和风味插值电路; 其中：用于测量信号相位的电路包括为信号的中心频率的每个周期形成两个复数的数字化点。一种用于收集包括患者接口模块（PIM）的组织图像的系统; 脉冲发射电路; 模数转换电路; 和上述的FPGA电路; 并且还提供具有感测头的导管。还提供了一种使用上述系统来提供图像重建的方法。

37. 发明申请

WO2013176199A1 PROGRAMMABLE LOGIC DEVICE AND SEMICONDUCTOR DEVICE 审中-公开
标题翻译：可编程逻辑器件和半导体器件
公开(公告)号：WO2013176199A1
公开(公告)日：2013-11-28
申请号：PCT/JP2013/064299
申请日：2013-05-16
申请人： SEMICONDUCTOR ENERGY LABORATORY CO., LTD.
发明人： IKEDA, Takayuki , KUROKAWA, Yoshiyuki
IPC分类号： H03K19/177 , H01L21/82
CPC分类号： H03K19/1776 , H01L27/1207 , H01L27/1225 , H01L27/124 , H01L29/24 , H01L29/78648 , H01L29/7869 , H03K19/1735 , H03K19/177 , H03K19/17728 , H03K19/17764 , H03K19/17792
摘要： Provided is a programmable logic device that includes logic elements arranged in a plurality of columns. Wirings connecting logic elements are arranged between the plurality of columns. Switch circuits that control electrical connections between the wirings and the logic elements are also arranged between the plurality of columns. Each of the switch circuit selects an electrical connection between one of the wirings and an input terminal of one of the logic elements in accordance with configuration data.
摘要翻译：提供了一种可编程逻辑器件，其包括布置在多个列中的逻辑元件。连接逻辑元件的布线布置在多个列之间。控制布线和逻辑元件之间电连接的开关电路也布置在多个列之间。每个开关电路根据配置数据选择布线中的一个和逻辑元件之一的输入端子之间的电连接。

38. 发明申请

WO2013112930A2 METHODS AND APPARATUS FOR THE INTELLIGENT SCRAMBLING OF CONTROL SYMBOLS 审中-公开
标题翻译：智能屏蔽控制符号的方法和装置
公开(公告)号：WO2013112930A2
公开(公告)日：2013-08-01
申请号：PCT/US2013/023289
申请日：2013-01-25
申请人： APPLE INC.
发明人： WHITBY-STREVENS, Colin
IPC分类号： H04L25/03
CPC分类号： H04L25/03343 , H03K19/17728 , H04B1/0475 , H04B15/00 , H04B2215/061 , H04L9/003 , H04L9/0656
摘要： Methods and apparatus for the scrambling of control symbols. In one embodiment, the control symbols are associated with an HDMI interface, and the methods and apparatus are configured to scramble the symbols to as to mitigate the effects of electromagnetic interference (EMI) created by the transmission of otherwise unscrambled sequences of symbols which may contain significant "clock pattern" or other undesirable artifact.
摘要翻译：用于加扰控制符号的方法和装置。在一个实施例中，所述控制符号与HDMI接口相关联，并且所述方法和装置被配置为对所述符号进行加扰，以便减轻由传输否则未加扰的符号序列产生的电磁干扰（EMI）的影响，显着的“时钟模式”或其他不希望的伪影。

39. 发明申请

WO2013019678A2 FIELD PROGRAMMABLE GATE ARRAY UTILIZING TWO-TERMINAL NON-VOLATILE MEMORY 审中-公开
标题翻译：利用两端非易失性存储器的现场可编程门阵列
公开(公告)号：WO2013019678A2
公开(公告)日：2013-02-07
申请号：PCT/US2012048712
申请日：2012-07-27
申请人： CROSSBAR INC , NAZARIAN HAGOP , NGUYEN SANG THANH , KUMAR TANMAY
发明人： NAZARIAN HAGOP , NGUYEN SANG THANH , KUMAR TANMAY
IPC分类号： H03K19/173 , G11C13/00
CPC分类号： G11C13/0007 , H03K19/02 , H03K19/17728
摘要： Providing for a field programmable gate array (FPGA) utilizing resistive random access memory (RRAM) technology is described herein. By way of example, the FPGA can comprise a switching block interconnect having parallel signal input lines crossed by perpendicular signal output lines. RRAM memory cells can be formed at respective intersections of the signal input lines and signal output lines. The RRAM memory cell can include a voltage divider comprising multiple programmable resistive elements arranged electrically in series across a VCC and VSS of the FPGA. A common node of the voltage divider drives a gate of a pass gate transistor configured to activate or deactivate the intersection. The disclosed RRAM memory can provide high transistor density, high logic utilization, fast programming speed, radiation immunity, fast power up and significant benefits for FPGA technology.
摘要翻译：这里描述了利用电阻随机存取存储器（RRAM）技术提供现场可编程门阵列（FPGA）。作为示例，FPGA可以包括具有由垂直信号输出线交叉的并行信号输入线的开关块互连。 RRAM存储单元可以形成在信号输入线和信号输出线的相应交点处。 RRAM存储器单元可以包括分压器，该分压器包括跨越FPGA的VCC和VSS电串联布置的多个可编程电阻元件。分压器的公共节点驱动被配置为激活或去激活交叉点的传输门晶体管的栅极。所公开的RRAM存储器可以提供高晶体管密度，高逻辑利用率，快速编程速度，抗辐射性，快速上电以及FPGA技术的显着益处。

40. 发明申请

WO2012088259A1 VIA-CONFIGURABLE HIGH-PERFORMANCE LOGIC BLOCK ARCHITECTURE 审中-公开
标题翻译：通过可配置的高性能逻辑块结构
公开(公告)号：WO2012088259A1
公开(公告)日：2012-06-28
申请号：PCT/US2011/066457
申请日：2011-12-21
申请人： EASIC CORPORATION , ANDREEV, Alexander , GRIBOK, Sergey , SCEPANOVIC, Ranko
发明人： ANDREEV, Alexander , GRIBOK, Sergey , SCEPANOVIC, Ranko
IPC分类号： H03K19/177
CPC分类号： H03K19/17728 , H03K19/17796
摘要： A via-configurable circuit block may contain chains of p-type and n-type transistors that may or may not be interconnected by means of configurable vias. Configurable vias may also be used to connect various transistor terminals to a ground line, a power line and/or to various terminals that may provide connections outside of the circuit block.
摘要翻译：通孔可配置电路块可以包含可以或可以不通过可配置通孔互连的p型和n型晶体管链。可配置的通孔也可用于将各种晶体管端子连接到接地线，电力线和/或可提供电路块外部的连接的各种端子。

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