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11. 发明申请

WO2014038197A1 容量型デジタルアナログ変換器とそれを用いたアナログデジタル変換器审中-公开
标题翻译：电容式数模转换器和模拟数字转换器
公开(公告)号：WO2014038197A1
公开(公告)日：2014-03-13
申请号：PCT/JP2013/005234
申请日：2013-09-04
申请人：パナソニック株式会社
发明人：森江　隆史 , 松川　和生
IPC分类号： H03M1/74 , H03M1/38
CPC分类号： H03M1/089 , H03M1/466 , H03M1/804
摘要：　逐次比較型アナログデジタル変換器（ＡＤＣ）の要素として使用した場合に、ＡＤＣ入力レンジ最大化と雑音最小化とを両立し得る容量型デジタルアナログ変換器（ＤＡＣ）を提供する。そのため、従来の容量型ＤＡＣに対し、重み付け容量（Ｃ１）とスイッチ（ＳＷ）との各接続ノードに雑音除去容量（Ｃ３）として例えば対地容量を追加することで、ローパスフィルタ効果により、スイッチ（ＳＷ）のオン抵抗による熱雑音源（Ｎ１）の影響を低減する。
摘要翻译：本发明的目的是提供一种用作逐次逼近型模数转换器（ADC）的元件的电容性数模转换器（DAC），其实现ADC输入范围最大化和噪声最小化。为此，对于传统的电容式DAC，通过将例如作为噪声去除电容器（C3）的电容器添加到加权电容器（C1）和开关（SW）之间的每个连接节点上，作为低通滤波器效应降低了由开关（SW）的导通电阻引起的热噪声源（N1）的影响。

12. 发明申请

WO2013122354A1 축차 비교형 아날로그 디지털 변환기 및 변환 방법 审中-公开
标题翻译：成功的近似模拟数字转换器及其转换方法
公开(公告)号：WO2013122354A1
公开(公告)日：2013-08-22
申请号：PCT/KR2013/001008
申请日：2013-02-07
申请人： 고려대학교 산학협력단
发明人： 김철우 , 박세진 , 아으렁거젭 , 이호규
IPC分类号： H03M1/38
CPC分类号： H03M1/466
摘要： 본 발명은 축차 비교형 아날로그 디지털 변환기 및 그 변환방법을 제안한다.실시예에 따른 축차 비교형 아날로그 디지털 변환기는 클록신호를 이용하여 아날로그의 제1 입력신호와 아날로그의 제2 입력신호의 전압 크기를 샘플링하고 유지하는 동작을 수행하는 샘플앤홀드부와, 샘플앤홀드부에 의해 샘플링된 제1 입력신호와 샘플링된 제2 입력신호의 전압크기를 비교하고, 디지털-아날로그 변환부에서 생성한 제1 입력신호와 제2 입력신호의 전압 크기를 비교하는 비교부와, 비교부의 비교 결과에 따라 변환될 디지털 값의 최상위 비트의 값을 결정하고, 비교부로의 입력신호들 중에서 최상위 비트의 값에 대응하는 입력신호를 1/4 기준전압으로 리셋시키는 스위칭부와, 비교부의 비교 결과에 따라 최상위 비트의 다음 비트들의 값을 결정하는 축차 근사화 레지스터부 및 스위칭부와 축차 근사화 레이스터부에서 결정된 디지털 값과 축차 근사화 레이스터부의 클록신호를 수신해서 제1 입력신호와 제2 입력신호의 비교대상 전압을 생성하는 디지털-아날로그 변환부를 포함해서 스위칭 에너지 소모량과 칩 면적을 감소시킨다.
摘要翻译：本发明涉及逐次逼近模拟数字转换器及其转换方法。根据一个实施例的逐次逼近模拟 - 数字转换器通过包括采样和保持单元来减少开关能量和芯片面积的消耗，该采样和保持单元用于使用时钟信号对第一和第二模拟输入信号的电压电平进行采样和维持; 比较单元，用于将通过采样和保持单元采样的第一和第二输入信号的电压电平彼此进行比较，并且比较从数模转换单元产生的第一和第二输入信号的电压电平; 切换单元，用于根据比较单元的比较结果确定要转换的数字值的最高有效位的值，并且以1/4参考电压重置与最大值相对应的输入信号在比较单元的输入信号中有效位; 逐次逼近寄存器单元，用于根据比较单元的比较结果确定最高有效位的下一位的值; 以及数字 - 模拟转换单元，用于接收在切换单元和逐次逼近寄存器单元处确定的数字值，接收来自逐次逼近寄存器单元的时钟信号，并产生要与第一和第二输入信号进行比较的电压。

13. 发明申请

WO2012153372A1 逐次比較型ＡＤ変換器审中-公开
标题翻译：连续逼近型A / D转换器
公开(公告)号：WO2012153372A1
公开(公告)日：2012-11-15
申请号：PCT/JP2011/004391
申请日：2011-08-03
申请人：パナソニック株式会社 , 三木拓司 , 崎山史朗 , 柳沢直志
发明人：三木　拓司 , 崎山　史朗 , 柳沢　直志
IPC分类号： H03M1/38 , H03M1/10
CPC分类号： H03M1/1033 , H03M1/1061 , H03M1/466
摘要：　上位側ＤＡＣ（２１）および下位側ＤＡＣ（２２）は、バイナリー比率で容量値が重み付けされた複数の容量素子（ｃ１～ｃ４，ｃ６～ｃ９）を有し、各容量素子の一端が共通ノードに接続され、他端が第１および第２の電圧のいずれかに選択的に接続されるように構成され、上位側ＤＡＣと下位側ＤＡＣとは結合容量（２３）で結合されている。上位側ＤＡＣ制御回路（７）は、補正制御信号および逐次比較回路（５）から出力されるデジタル信号のいずれかを上位側ＤＡＣに選択的に入力する。下位側ＤＡＣ（２２）は、一端が共通ノードに接続され、他端が逐次比較回路（５）から上位側ＤＡＣ（２１）に出力されるデジタル信号の上位ビットに応じて第１および第２の電圧のいずれかに選択的に接続される可変容量素子（ｃｔ１，ｃｔ２）を少なくとも一つ有する。
摘要翻译：更重要的DAC（21）和较不重要的DAC（22）具有多个容量值以二进制比加权的电容元件（c1-c4，c6-c9），它们被构造成使得每个电容元件连接到公共节点，并且其另一端交替地连接到第一电压或第二电压，并且更有效的DAC和较不重要的DAC具有组合的绑定能力（23）。更重要的DAC控制电路（7）可选地将补偿控制信号或从逐次逼近比较电路（5）输出的数字信号输入到更有效的DAC中。较不重要的DAC（22）具有至少一个可变电容元件（ct1，ct2），其一端连接到公共节点，并且另一端根据第二电压元件交替地连接到第一电压或第二电压从逐次逼近比较电路（5）输出的更有意义的数字信号位转换成更有效的DAC（21）。

14. 发明申请

WO2008008271A2 SUCCESSIVE APPROXIMATION ANALOG TO DIGITAL CONVERTER 审中-公开
标题翻译：对数字转换器的仿真近似模拟
公开(公告)号：WO2008008271A2
公开(公告)日：2008-01-17
申请号：PCT/US2007015524
申请日：2007-07-06
申请人： ANALOG DEVICES INC , HURRELL CHRISTOPHER PETER
发明人： HURRELL CHRISTOPHER PETER
IPC分类号： H03M1/46
CPC分类号： H03M1/002 , H03K17/04123 , H03K17/162 , H03K17/6872 , H03K19/0013 , H03M1/0863 , H03M1/462 , H03M1/466 , H03M1/468 , H03M1/804
摘要： A successive approximation analog to digital converter comprising a plurality of capacitors which during a successive approximation conversion are selectively connectable to a first reference or a second reference under the command of a controller, wherein during a conversion step where the connections of a given capacitor may be varied the switches to the given capacitor are both placed in a high impedance state during a decision period of a comparator.
摘要翻译：包括多个电容器的逐次逼近模数转换器，其在逐次逼近转换期间可在控制器的命令下选择性地连接到第一参考或第二参考，其中在转换步骤期间，给定电容器的连接可以是在比较器的判定周期期间将开关变化到给定电容器都被置于高阻抗状态。

15. 发明申请

WO2006138205A1 GAIN ERROR CORRECTION IN AN ANALOG-TO-DIGITAL CONVERTER 审中-公开
标题翻译：模拟数字转换器中的增益误差校正
公开(公告)号：WO2006138205A1
公开(公告)日：2006-12-28
申请号：PCT/US2006/022727
申请日：2006-06-09
申请人： QUALCOMM INCORPORATED , KESKIN, Mustafa
发明人： KESKIN, Mustafa
IPC分类号： H03M1/06
CPC分类号： H03M1/0604 , H03M1/466
摘要： An error correction circuit for use with an analog-to-digital converter (ADC) comprising correction capacitance means and switching means coupled to the correction capacitance means. The switching means being coupled to ground and to a plurality of reference voltages and being arranged to couple a bottom plate of the correction capacitance means to ground during a sample phase of the ADC and to one of a plurality of reference voltages during a hold phase of the ADC.
摘要翻译：一种与模数转换器（ADC）一起使用的纠错电路，包括校正电容装置和耦合到校正电容装置的开关装置。开关装置被耦合到接地和多个参考电压，并且被布置成在ADC的采样阶段期间将校正电容装置的底板耦合到地，并在多个参考电压的保持阶段期间耦合到多个参考电压中的一个 ADC。

16. 发明申请

WO2018119148A1 MULTICORE SUCCESSIVE APPROXIMATION REGISTER ANALOG TO DIGITAL CONVERTER 审中-公开
公开(公告)号：WO2018119148A1
公开(公告)日：2018-06-28
申请号：PCT/US2017/067731
申请日：2017-12-20
申请人： AVNERA CORPORATION
发明人： LEE, Wai , WEN, Jianping , LINK, Garry, N. , LI, Jian
IPC分类号： H03M1/08 , H03M1/10 , H03M1/12 , H03M1/46
CPC分类号： H03M1/462 , H03M1/0863 , H03M1/1019 , H03M1/1061 , H03M1/1215 , H03M1/1245 , H03M1/129 , H03M1/466 , H03M1/468
摘要： The disclosure includes an analog to digital converter (ADC). The ADC includes a successive approximation register (SAR) unit including one or more capacitive networks. The capacitive networks take a sample of an analog signal. The SAR also includes a comparator to approximate digital values based on the analog signal sample via successive comparison. The ADC includes a preamplifier coupled to the SAR unit. The preamplifier amplifies the analog signal for application to the capacitive networks for sampling. The ADC also includes a rough buffer coupled to the SAR unit. The rough buffer pre-charges the capacitive networks of the SAR unit prior to application of the analog signal from the preamplifier.

17. 发明申请

WO2017168502A1 ＡＤ変換器およびイメージセンサ审中-公开
标题翻译： AD转换器和图像传感器
公开(公告)号：WO2017168502A1
公开(公告)日：2017-10-05
申请号：PCT/JP2016/059860
申请日：2016-03-28
申请人：オリンパス株式会社
发明人：加藤　秀樹 , 原田　靖也 , 平出　修三 , 大澤　雅人
IPC分类号： H03M1/38 , H03M1/74
CPC分类号： H03M1/466 , H03M1/123 , H03M1/468 , H04N5/378
摘要：ＡＤ変換器は、第１の容量ＤＡＣ回路と、第２の容量ＤＡＣ回路と、選択回路と、比較回路と、制御回路とを有する。前記第１の容量ＤＡＣ回路は、前記第２の容量ＤＡＣ回路による第２の動作と並行して第１の動作を行い、かつ前記第１の容量ＤＡＣ回路は、前記第２の容量ＤＡＣ回路による前記第１の動作と並行して前記第２の動作を行う。前記第１の動作において、前記第１の容量ＤＡＣ回路または前記第２の容量ＤＡＣ回路の入力信号に応じた電荷がサンプリングされる。前記第２の動作において、前記第１の動作により前記複数の第１の容量または前記複数の第２の容量の各々にサンプリングされた電荷に基づいて順次ＡＤ変換が行われる。前記第１の容量ＤＡＣ回路と前記第２の容量ＤＡＣ回路とは、前記第１の動作と前記第２の動作とを交互に行う。
摘要翻译： AD转换器具有第一电容DAC电路，第二电容DAC电路，选择电路，比较电路和控制电路。由第一电容器DAC电路包括并联的第二电容性DAC电路与所述第二操作被执行的第一操作，和第一电容器DAC电路，所述第二电容器DAC电路并与第一个操作并行执行第二个操作。在第一操作中，对与第一电容DAC电路或第二电容DAC电路的输入信号对应的电荷进行采样。在第二操作中，基于通过第一操作在多个第一电容器或多个第二电容器中的每一个中采样的电荷来连续执行AD转换。第一电容DAC电路和第二电容DAC电路交替执行第一操作和第二操作。

18. 发明申请

WO2016061784A1 SUCCESSIVE APPROXIMATION REGISTER-BASED ANALOG-TO-DIGITAL CONVERTER WITH INCREASED TIME FRAME FOR DIGITAL-TO-ANALOG CAPACITOR SETTLING 审中-公开
标题翻译：基于寄存器的基于寄存器的模数转换器，用于数字到模拟电容器稳定的增加时间帧
公开(公告)号：WO2016061784A1
公开(公告)日：2016-04-28
申请号：PCT/CN2014/089275
申请日：2014-10-23
申请人： LATTICE SEMICONDUCTOR CORPORATION
发明人： LUO, Kexin , LIN, Xiaozhi , PENG, Guofu , SHEN, Yu , AHN, Gijung
IPC分类号： H03M1/38
CPC分类号： H03M1/466 , H03K5/2481 , H03M1/125
摘要： Successive approximation register (SAR)-based analog-to-digital converters (ADCs) are provided that increase a time frame allocated for the settling of capacitors in a digital-to-analog converter (DAC) capacitor network by feeding a comparator output signal to the DAC to begin DAC capacitor settling before the comparator output is latched by a clock signal at a latching time. An SAR ADC (100) can include a window circuit (138) that provides the comparator output directly from the comparator (120) to the DAC (140) before the latching time of the comparator (120). After the latching time, the latched version of the comparator output is provided to the DAC capacitor (144). By providing the capacitor output to the DAC capacitor (144) before latching, the DAC capacitor (144) can settle earlier compared to the SAR ADC (100) where the DAC capacitor (144) settling begins after the latching time of the comparator (120).
摘要翻译：提供了逐次逼近寄存器（SAR）的模数转换器（ADC），通过将比较器输出信号馈送到数模转换器（DAC）电容器网络中，增加分配给电容器稳定的时间帧在比较器输出在锁存时间被时钟信号锁存之前，DAC开始DAC电容稳定。 SAR ADC（100）可以包括在比较器（120）的锁存时间之前将比较器输出直接从比较器（120）提供给DAC（140）的窗口电路（138）。在锁存时间之后，将比较器输出的锁存版本提供给DAC电容器（144）。通过在锁存之前向DAC电容器（144）提供电容器输出，DAC电容器（144）可以比DAC ADC（100）更早地稳定，其中DAC电容器（144）在比较器（120）的锁存时间之后开始稳定）。

19. 发明申请

WO2013079295A1 METHOD OF SUCCESSIVE APPROXIMATION A/D CONVERSION 审中-公开
标题翻译：方法近似逼近A / D转换
公开(公告)号：WO2013079295A1
公开(公告)日：2013-06-06
申请号：PCT/EP2012/072167
申请日：2012-11-08
申请人： ST-ERICSSON SA
发明人： ZAMPROGNO, Marco , GIRARDI, Francesca , MINUTI, Alberto
IPC分类号： H03M1/06 , H03M1/42
CPC分类号： H03M1/466 , H03M1/0697 , H03M1/0845 , H03M1/42 , H03M1/46
摘要： A method (100) of SAR - Successive Approximation Register – analog to digital conversion is disclosed. The method is such to perform N+1 SAR cycles for obtaining an output digital code having N bits. The method (100) comprises a step of receiving and sampling (101) an analog signal (V in ). After the execution of the first N-1 SAR cycles, the method (100) comprises the steps of: - performing (105) the N th SAR cycle by setting (106) a Nth tentative analog signal corresponding to a provisional digital code (X P ) and comparing (107) the N th tentative analog signal with the sampled analog signal thus obtaining a N th comparison result; - performing (108) the (N+1) th SAR cycle by setting (109) a (N+1) th tentative analog signal on the basis of the N th comparison result, comparing (110) the (N+1) th tentative analog signal with the sampled analog signal thus obtaining a second comparison result and correcting (111) the provisional digital code (X P ) on the basis of the (N+1) th comparison result for obtaining the output digital code (X c ). Each of the comparisons is performed is such a way that the N th and (N+1) th SAR cycles comprise a plurality sub-comparisons in such a way that at the end of each of said cycles a set of sub-results is obtained. The last two comparison results are obtained taking into account the corresponding set of sub-results.
摘要翻译：公开了一种SAR - 逐次逼近寄存器 - 模数转换方法（100）。该方法是执行N + 1个SAR周期以获得具有N位的输出数字码。方法（100）包括接收和采样（101）模拟信号（Vin）的步骤。在执行第一N-1个SAR周期之后，方法（100）包括以下步骤： - 通过设置（106）对应于临时数字码（XP）的第N个暂时模拟信号来执行（105）第N个SAR周期并将第N个暂定模拟信号与采样的模拟信号进行比较（107），从而得到第N个比较结果; 基于第N个比较结果，设置（109）第（N + 1）个暂定模拟信号，执行（108）第（N + 1）个SAR周期，比较（110）第（N + 1）模拟信号，从而获得第二比较结果，并且基于用于获得输出数字码（Xc）的第（N + 1）比较结果来校正（111）临时数字码（XP）。执行每个比较是使得第N和第（N + 1）个SAR周期包括多个子比较，使得在每个所述周期的结尾处获得一组子结果。最后两个比较结果是考虑到相应的一组子结果而获得的。

20. 发明申请

WO2011151671A8 SUCCESSIVE APPROXIMATION REGISTER ANALOG TO DIGITAL CONVERTER CIRCUIT 审中-公开
标题翻译：数字近似寄存器模拟数字转换器电路
公开(公告)号：WO2011151671A8
公开(公告)日：2012-05-10
申请号：PCT/IB2010002919
申请日：2010-11-17
申请人： INDIAN INST TECHNOLOGY BOMBAY , BAGHINI MARYAM SHOJAEI , HANDE VINAYAK GOPAL
发明人： BAGHINI MARYAM SHOJAEI , HANDE VINAYAK GOPAL
IPC分类号： H03M1/12 , H03M1/38
CPC分类号： H03M1/466
摘要： Techniques are generally described herein for analog to digital conversion. Some example ADC converters include a unit capacitor array coupled to a reference voltage, where the capacitor array includes multiple capacitors coupled to one another via multiple switches under control of a control block. A comparator, having a first input and a second input, is configured to receive a controlled voltage generated from the unit capacitor array and compare an analog voltage to the controlled voltage. The control block is configured to selectively open or close the switches, receive a comparison result from the comparator, and generate a digital output based on the comparison result. The control block is configured to control the switch timing of the unit capacitor array for reset, pre-charge, charge redistribution, and comparison phases, where a passive charge redistribution method may be utilized.
摘要翻译：这里通常描述用于模数转换的技术。一些示例ADC转换器包括耦合到参考电压的单元电容器阵列，其中电容器阵列包括通过控制块控制下的多个开关彼此耦合的多个电容器。具有第一输入和第二输入的比较器被配置为接收从单位电容器阵列产生的受控电压并将模拟电压与受控电压进行比较。控制块被配置为选择性地打开或关闭开关，从比较器接收比较结果，并且基于比较结果生成数字输出。控制块被配置为控制用于复位，预充电，电荷再分配和比较阶段的单位电容器阵列的开关定时，其中可以使用无源电荷再分配方法。

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