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11. 发明申请

WO2006015000A3 FINITE STATE MACHINE DIGITAL PULSE WIDTH MODULATOR FOR A DIGITALLY CONTROLLED POWER SUPPLY 审中-公开
标题翻译：用于数字控制电源的有限状态机数字脉宽调制器
公开(公告)号：WO2006015000A3
公开(公告)日：2006-11-23
申请号：PCT/US2005026562
申请日：2005-07-27
申请人： SILICON LAB INC , LEUNG KA Y , LEUNG KAFAI
发明人： LEUNG KA Y , LEUNG KAFAI
IPC分类号： H03K7/08
CPC分类号： H03K3/356121 , H02M3/33515 , H02M3/33576 , H03K3/35613 , H03K7/08 , H03M1/363
摘要： A method is disclosed for generating pulse width modulated pulse control signals for controlling switches in a switching power supply. First, a count value is determined of a master clock (5618) within a switching cycle of the power supply from beginning to end thereof. A separate state machine (3704) is provided for each edge in each of pulse control signals and each is operated to generate the associated edge as a function of the sum (5612) of a fixed reference count value from the beginning of the switching cycle and a determined count value when the sum is determined (5620) to equal the actual count value.
摘要翻译：公开了一种用于生成用于控制开关电源中的开关的脉宽调制脉冲控制信号的方法。首先，在电源的开关周期内从开始到结束确定主时钟（5618）的计数值。为每个脉冲控制信号中的每个边缘提供单独的状态机（3704），并且每个状态机被操作以根据来自开关周期开始的固定参考计数值的总和（5612）来生成关联的边沿，并且当确定总和（5620）等于实际计数值时确定的计数值。

12. 发明申请

WO2005091506A1 FREQUENCY DIVIDER 审中-公开
标题翻译：频率分配器
公开(公告)号：WO2005091506A1
公开(公告)日：2005-09-29
申请号：PCT/IB2005050818
申请日：2005-03-04
申请人： KONINKL PHILIPS ELECTRONICS NV , LEENAERTS DOMINICUS M W , NAUTA BRAM , ACAR MUSTAFA
发明人： LEENAERTS DOMINICUS M W , NAUTA BRAM , ACAR MUSTAFA
IPC分类号： H03K3/356 , H03K23/44
CPC分类号： H03K23/44 , H03K3/356121

13. 发明申请

WO9715116A2 TSPC LATCHES AND FLIPFLOPS 审中-公开
标题翻译： TSPC锁和FLIPFLOPS
公开(公告)号：WO9715116A2
公开(公告)日：1997-04-24
申请号：PCT/SE9601315
申请日：1996-10-16
申请人： FORSKARPATENT I LINKOEPING AB , YUAN JIREN
发明人： YUAN JIREN
IPC分类号： H03K3/356 , H03K19/096
CPC分类号： H03K3/356121 , H03K3/356026 , H03K3/356043 , H03K19/0963
摘要： Speed, robustness and static performance of TSPC (True Single Phase Clocking) latches and flipflops are analysed in this paper. New latches and flipflops are proposed to upgrade the overall speed, power saving, clock slope insensitivity and static performance of TSPC. Both new single-rail and new dual-rail latches and flipflops are proposed. Among them are different dynamic, semi-static and fully-static versions. The delays are reduced by factors of 1.3, 2.1, 2.2 and 2.4 for the single-rail dynamic, the dual-rail dynamic, the semi-static and the fully-static versions respectively. In the same time, power consumptions are also reduced so the power-delay products are reduced by factors of 1.9, 3.5, 3.4 and 6.5 respectively for an average activity rate (0.25). These improvements are accompanied with less transistor counts and less clock loads. One unique type of the proposed latches uses only a single clocked transistor and only n-transistors in logic (in both n- and p-latches and in both dynamic and static versions).
摘要翻译：本文分析了TSPC（真正的单相时钟）锁存器和触发器的速度，鲁棒性和静态性能。提出了新的锁存器和触发器来提升TSPC的总体速度，功耗，时钟边沿不敏感性和静态性能。提出了新的单轨和新的双轨闩锁和触发器。其中有不同的动态，半静态和全静态版本。单轨动态，双轨动态，半静态和全静态版本的延迟分别为1.3,2.1,2.2和2.4。同时，功率消耗也减少，因此功率延迟产品的平均活动率（0.25）分别降低了1.9,3.5,3.4和6.5倍。这些改进伴随着更少的晶体管数量和更少的时钟负载。提出的锁存器的一种独特类型仅使用单个时钟晶体管，并且仅使用n型晶体管（n型和p型锁存器以及动态和静态版本）。

14. 发明申请

WO2015098017A1 半導体集積回路、ラッチ回路およびフリップフロップ回路审中-公开
标题翻译：半导体集成电路，LATCH电路和FLIP-FLOP电路
公开(公告)号：WO2015098017A1
公开(公告)日：2015-07-02
申请号：PCT/JP2014/006180
申请日：2014-12-11
申请人：パナソニックIPマネジメント株式会社
发明人：中西　和幸
IPC分类号： H03K3/356 , H03K3/037 , H03K19/0948
CPC分类号： H03K3/356121 , H03K3/012 , H03K3/037 , H03K3/356026 , H03K3/35606
摘要：　半導体集積回路への書き込み動作とデータ保持能力とを保証しつつ、低消費電力化に有効な技術を提供する。第１ノードと第２ノードとの間に接続された半導体集積回路は、第１～第４トランジスタによって構成されている。そして、第２ノードの信号が変化するとき、第４トランジスタがオンされ、第２トランジスタのゲートに、第３電位から第４トランジスタの閾値分シフトした電位が与えられるように構成されている。このため、半導体集積回路へのデータを容易に書き込むことができ、かつデータ保持能力を保証することができる。
摘要翻译：提供了一种有效降低功耗的技术，同时保证对半导体集成电路的写入操作以及数据保持性能。连接在第一节点和第二节点之间的该半导体集成电路由第一至第四晶体管构成。半导体集成电路被配置为使得当第二节点的信号改变时，第四晶体管导通，并且将第四晶体管的阈值从第三电位偏移的电位施加到第四晶体管的栅极第二晶体管。因此，可以容易地将数据写入半导体集成电路，并且可以保证数据保持性能。

15. 发明申请

WO2012009717A1 CHARGE-INJECTION SENSE-AMP LOGIC 审中-公开
标题翻译：充电注入感应放大器逻辑
公开(公告)号：WO2012009717A1
公开(公告)日：2012-01-19
申请号：PCT/US2011/044367
申请日：2011-07-18
申请人： MARVELL WORLD TRADE LTD. , SU, Jason T. , LEE, Winston , CHEN, Yuntian
发明人： SU, Jason T. , LEE, Winston , CHEN, Yuntian
IPC分类号： H03K3/356
CPC分类号： H03K3/356121
摘要： A flip-flop circuit includes a charge injection module (500), a sense amp module (508), and a latch module (512). The charge injection module (500) is configured to, in response to a clock signal (CK), selectively provide (Injection Enable) electrical charge from a power supply (VDD) to a first node (D). The sense amp module (508) is configured to adjust a voltage of a second node (DZB) in response to detecting a voltage of the first node (D) crossing a threshold while the charge injection module (500) is providing the electrical charge to the first node (D). The latch module (512) is configured to, in response to the clock signal (CK), store a value based on a voltage of the second node (DZB). The latch module (512) is also configured to provide the value as an output (Q) of the flip-flop circuit.
摘要翻译：触发器电路包括电荷注入模块（500），感测放大器模块（508）和锁存模块（512）。电荷注入模块（500）被配置为响应于时钟信号（CK），从电源（VDD）向第一节点（D）选择性地提供（注入使能）电荷。感测放大器模块（508）被配置为响应于在电荷注入模块（500）提供电荷时检测到跨越阈值的第一节点（D）的电压来调整第二节点（DZB）的电压第一个节点（D）。闩锁模块（512）被配置为响应于时钟信号（CK），存储基于第二节点（DZB）的电压的值。锁存模块（512）还被配置为提供该值作为触发器电路的输出（Q）。

16. 发明申请

WO2011062075A1 NONVOLATILE LATCH CIRCUIT AND LOGIC CIRCUIT, AND SEMICONDUCTOR DEVICE USING THE SAME 审中-公开
标题翻译：非线性锁存电路和逻辑电路以及使用其的半导体器件
公开(公告)号：WO2011062075A1
公开(公告)日：2011-05-26
申请号：PCT/JP2010/069764
申请日：2010-10-29
申请人： SEMICONDUCTOR ENERGY LABORATORY CO., LTD. , KATO, Kiyoshi , KOYAMA, Jun
发明人： KATO, Kiyoshi , KOYAMA, Jun
IPC分类号： H01L27/105 , H01L21/8234 , H01L21/8242 , H01L27/00 , H01L27/088 , H01L27/10 , H01L27/108 , H01L29/786 , H03K3/037 , H03K3/356 , H03K19/00 , H03K19/0948 , H03K19/096
CPC分类号： H03K3/356104 , G11C7/04 , G11C14/0063 , G11C16/045 , G11C2211/4016 , H01L21/02554 , H01L21/02565 , H01L21/02631 , H01L21/28202 , H01L21/28211 , H01L27/105 , H01L27/1203 , H01L27/1225 , H01L29/6659 , H03K3/0375 , H03K3/286 , H03K3/356 , H03K3/356121 , H03K3/356173
摘要： To provide a novel nonvolatile latch circuit and a semiconductor device using the nonvolatile latch circuit, a nonvolatile latch circuit includes a latch portion having a loop structure where an output of a first element is electrically connected to an input of a second element, and an output of the second element is electrically connected to an input of the first element; and a data holding portion for holding data of the latch portion. In the data holding portion, a transistor using an oxide semiconductor as a semiconductor material for forming a channel formation region is used as a switching element. In addition, an inverter electrically connected to a source electrode or a drain electrode of the transistor is included. With the transistor, data held in the latch portion can be written into a gate capacitor of the inverter or a capacitor which is separately provided.
摘要翻译：为了提供使用非易失性锁存电路的新型非易失性锁存电路和半导体器件，非易失性锁存电路包括具有环形结构的锁存部分，其中第一元件的输出电连接到第二元件的输入端，输出端的第二元件电连接到第一元件的输入端; 以及用于保持锁存部分的数据的数据保持部分。在数据保持部分中，使用使用氧化物半导体作为形成沟道形成区域的半导体材料的晶体管作为开关元件。此外，还包括与晶体管的源电极或漏电极电连接的反相器。利用晶体管，保持在锁存部分中的数据可以写入逆变器的栅极电容器或单独提供的电容器。

17. 发明申请

WO2011038404A2 Apparatus for Metastability-Hardened Storage Circuits and Associated Methods 审中-公开
标题翻译： Metastability-hardened存储电路的设备和相关方法
公开(公告)号：WO2011038404A2
公开(公告)日：2011-03-31
申请号：PCT/US2010050573
申请日：2010-09-28
申请人： ALTERA CORP
发明人： PEDERSON BRUCE , CHOKKALINGAM SIVARAMAN
IPC分类号： G06F9/305
CPC分类号： H03K3/0375 , H03K3/356121 , H03K3/356139
摘要： A metastability-hardened storage circuit includes at least one inverting circuit. The inverting circuit has a logical input. The logical input of the inverting circuit is split into a pair of physical inputs.
摘要翻译：亚稳亚稳态存储电路包括至少一个反相电路。反相电路有一个逻辑输入。反相电路的逻辑输入被分成一对物理输入。

18. 发明申请

WO2007006020A1 ELASTIC PIPELINE LATCH 审中-公开
标题翻译：弹性管路锁
公开(公告)号：WO2007006020A1
公开(公告)日：2007-01-11
申请号：PCT/US2006/026404
申请日：2006-07-05
申请人： TRANSMETA CORPORATION , MASLEID, Robert Paul
发明人： MASLEID, Robert Paul
IPC分类号： H03K19/00
CPC分类号： H03K3/356121 , G06F9/3869
摘要： An elastic pipelined latch. The latch includes a control input for configuring the latch into a repeater state or a latch state, a drive component responsive to the control input and for driving an input signal through as an output signal, and a pulse width/inhibit component coupled to the drive component. The latch further includes a reset threshold component coupled to the drive component for inhibiting oscillation of the drive component, and a latch component for passing the present state of the input signal to the output signal when configured as the repeater state and for maintaining the previous state of the output signal during transitions of a clock signal when configured as the latch state.
摘要翻译：弹性流水线闩锁。锁存器包括用于将锁存器配置为中继器状态或锁存状态的控制输入，响应于控制输入并驱动输入信号作为输出信号的驱动部件以及耦合到驱动器的脉冲宽度/禁止部件零件。闩锁还包括耦合到驱动部件的复位阈值分量，用于禁止驱动部件的振荡，以及锁存部件，用于当配置为转发器状态时将输入信号的当前状态传递到输出信号，并用于保持先前状态当配置为锁存状态时，在时钟信号的转变期间的输出信号。

19. 发明申请

WO2005088837A1 PULSGENERATOR-SCHALTKREIS UND SCHALTKREIS-ANORDNUNG 审中-公开
标题翻译：脉冲产生电路与电路装置
公开(公告)号：WO2005088837A1
公开(公告)日：2005-09-22
申请号：PCT/DE2005/000263
申请日：2005-02-16
申请人： INFINEON TECHNOLOGIES AG , PACHA, Christian , VON ARNIM, Klaus
发明人： PACHA, Christian , VON ARNIM, Klaus
IPC分类号： H03K3/356
CPC分类号： H03K3/356121
摘要： Die Erfindung betrifft einen Pulsgenerator-Schaltkreis (201) zum Erzeugen eines Eingangssignals für einen Flip-Flop-Schaltkreis aus einem Taktsignal (CLK) und aus einem Datensignal (D), mit einer Ansteuereinheit zum Ansteuern eines Takt-Feldeffekttransistors (205), eines Logik-Feldeffekttransistors (207) und eines Rückkopplungs-Feldeffekttransistors (209), die derart eingerichtet ist, dass zum Erzeugen des Eingangssignals der Takt-Feldeffekttransistor zeitlich nach dem Logik-Feldeffekttransistor und dem Rückkopplungs-Feldeffekttransistor zum Generieren des Flip-Flop-Signals angesteuert wird.
摘要翻译：本发明涉及一种脉冲发生器电路（201），用于生成用于从时钟信号（CLK）和数据信号（D）一个触发器电路的输入信号，具有驱动单元，用于驱动时钟场效应晶体管（205），一个逻辑场效应晶体管（207），并且被布置为使得一个反馈场效应晶体管（209）被驱动以产生在时间上的逻辑场效应晶体管和用于产生所述触发信号的反馈场效应晶体管后的时钟场效应晶体管的输入信号。

20. 发明申请

WO0249214A3 PULSED D-FLIP-FLOP USING DIFFERENTIAL CASCODE SWITCH 审中-公开
标题翻译：使用差分切换开关的脉冲D-FLIP-FLOP
公开(公告)号：WO0249214A3
公开(公告)日：2002-08-29
申请号：PCT/IB0102314
申请日：2001-12-05
申请人： KONINKL PHILIPS ELECTRONICS NV
发明人： GANESAN ANAND
IPC分类号： H03K3/012 , H03K3/037 , H03K3/356
CPC分类号： H03K3/356156 , H03K3/012 , H03K3/0375 , H03K3/356121
摘要： A differential cascode structure is configured to propagate a data state to a static latch at each active edge of a clock. A clock generator enables the communication of the data state and its inverse to the latch for a predetermined time interval. In a first embodiment, each cascode structure includes three gates (T1, T3, T5, T2, T4, T6) in series, the gates being controlled by the clock signal, a delayed inversion of the clock signal, and the data state or its inverse. In an alternative embodiment, each cascode structure includes two gates in series (T1, T3, T2, T4), the gates being controlled by the clock signal and the delayed inversion of the clock signal. In this alternative embodiment, each of these cascode structures is driven directly by the data signal or its inverse. The static latch obviates the need to precharge nodes within the device, thereby minimizing the power consumed by the device. The latch preferably comprises cross-coupled inverters, which, being driven by the differential cascode structure, enhance the switching speed.
摘要翻译：差分共源共栅结构被配置为在时钟的每个有效边沿处将数据状态传播到静态锁存器。时钟发生器能够以预定时间间隔通信数据状态及其与锁存器的反相。在第一实施例中，每个共源共栅结构包括串联的三个门（T1，T3，T5，T2，T4，T6），门由时钟信号控制，时钟信号的延迟反相以及数据状态或其逆。在替代实施例中，每个共源共栅结构包括两个串联的门（T1，T3，T2，T4），门由时钟信号和时钟信号的延迟反相控制。在这个替代实施例中，这些共源共栅结构中的每一个直接由数据信号或其反相驱动。静态锁存器消除了对设备内的节点进行预充电的需要，从而最小化设备消耗的功率。闩锁优选地包括交叉耦合的反相器，其由差分共源共栅结构驱动，增强了开关速度。

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