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11. 发明申请

WO2017114311A1 系统级封装模块组件、系统级封装模块及电子设备审中-公开
公开(公告)号：WO2017114311A1
公开(公告)日：2017-07-06
申请号：PCT/CN2016/111735
申请日：2016-12-23
申请人：华为技术有限公司
发明人：龚玉平 , 侯召政 , 王军鹤
IPC分类号： H01L25/00 , H01L23/488
CPC分类号： H01L23/488 , H01L25/00 , H01L2224/16225 , H01L2924/15311 , H01L2924/18161
摘要：一种系统级封装模块组件，包括基板（10）、与基板电连接的芯片（12）、电感（15）及电器元件（17），基板包括第一表面（111）、与第一表面相对的第二表面（112）及收容槽（113），收容槽贯穿第二表面以及第一表面；电感包括磁芯（151）及电感线圈（153），磁芯包括基体（154）及凸设于基体的一外表面的凸台（155），基体凸设有凸台的外表面与第二表面贴合，凸台收容于收容槽内，电感线圈嵌设于凸台内，芯片包括一安装面（120），芯片装设于第一表面上且安装面与第一表面间隔相对，收容槽内的凸台正投影于芯片的安装面上，电器元件位于芯片周缘。还提供一种系统级封装模块及电子设备。

12. 发明申请

WO2017112135A1 WARPAGE MITIGATION IN PRINTED CIRCUIT BOARD ASSEMBLIES 审中-公开
标题翻译：印刷电路板组件中的翘曲减弱
公开(公告)号：WO2017112135A1
公开(公告)日：2017-06-29
申请号：PCT/US2016/062143
申请日：2016-11-16
申请人： INTEL CORPORATION
发明人： YEE, Rashelle , AOKI, Russell S. , FERGUSON, Shelby , HUI, Michael , CARSTENS, Jonathon Robert , JASNIEWSKI, Joseph J. , CEURTER, Kevin J.
IPC分类号： H05K1/02 , H01L23/00
CPC分类号： H05K1/0271 , B23K1/0016 , B23K2201/42 , H01L23/49816 , H01L23/49833 , H01L23/49838 , H01L2224/16225 , H01L2924/15311 , H05B1/0233 , H05K1/0212 , H05K1/141 , H05K2201/041 , H05K2201/10378
摘要： Disclosed herein are apparatus, systems, and methods for warpage mitigation in printed circuit board (PCB) assemblies. In some embodiments, a PCB assembly for warpage mitigation may include: a PCB; an interposer disposed on the PCB, wherein the interposer has a first face and an opposing second face, the first face is disposed between the second face and the PCB, conductive contacts are disposed at the second face, solder is disposed on the conductive contacts, the interposer includes a first heater trace proximate to the conductive contacts, and, when a first power is dissipated in the first heater trace, the first heater trace is to generate heat to cause the solder disposed on the conductive contacts to melt; wherein the PCB includes a second heater trace.
摘要翻译：本文公开了用于印刷电路板（PCB）组件中的翘曲缓解的装置，系统和方法。在一些实施例中，用于翘曲缓解的PCB组件可以包括：PCB; 设置在所述PCB上的中介层，其中所述中介层具有第一面和相对的第二面，所述第一面设置在所述第二面和所述PCB之间，在所述第二面设置导电触点，在所述导电触点上设置焊料，所述内插器包括靠近所述导电触点的第一加热器迹线，并且当所述第一加热器迹线中的第一功率耗散时，所述第一加热器迹线将产生热量以使设置在所述导电触点上的所述焊料熔化; 其中PCB包括第二加热器迹线。

13. 发明申请

WO2017112043A1 STRUCTURES TO MITIGATE CONTAMINATION ON A BACK SIDE OF A SEMICONDUCTOR SUBSTRATE 审中-公开
标题翻译：减弱半导体衬底背面污染的结构
公开(公告)号：WO2017112043A1
公开(公告)日：2017-06-29
申请号：PCT/US2016/056860
申请日：2016-10-13
申请人： INTEL CORPORATION
发明人： BRUN, Xavier F. , AGRAWAL, Shweta , WU, Hao , MAMODIA, Mohit , OU, Shengquan E. , SHI, Hualiang
IPC分类号： H01L23/00 , H01L21/78
CPC分类号： H01L23/585 , H01L21/76885 , H01L21/76898 , H01L21/78 , H01L23/481 , H01L23/5283 , H01L2224/16225 , H01L2224/73204 , H01L2924/181 , H01L2924/00012
摘要： Techniques and mechanisms to mitigate contamination of redistribution layer structures disposed on a back side of a semiconductor substrate. In an embodiment, a microelectronics device includes a substrate and integrated circuitry variously formed in or on a front side of the substrate, where vias extend from the integrated circuitry to a back side of the substrate. A redistribution layer disposed on the back side includes a ring structure and a plurality of raised structures each extending from a recess portion that is surrounded by the ring structure. The ring structure and the plurality of raised structures provide contact surfaces for improved adhesion of dicing tape to the back side. In another embodiment, the plurality of raised structures includes dummification comprising dummy structures that are each electrically decoupled from any via extending through the substrate.
摘要翻译：减轻设置在半导体衬底的背侧上的再分布层结构的污染的技术和机制。在一个实施例中，微电子器件包括衬底和集成电路，集成电路不同地形成在衬底的正面中或正面上，其中通孔从集成电路延伸到衬底的背面。布置在背侧上的再分布层包括环结构和多个凸起结构，每个凸起结构从被环结构围绕的凹陷部分延伸。环形结构和多个凸起结构提供接触表面，用于改善切割带到背面的粘附性。在另一个实施例中，所述多个凸起结构包括哑形结构，所述哑形结构包括各自与延伸穿过所述基底的任何通孔电分离的哑元结构。

14. 发明申请

WO2017111865A1 MICROELECTRONIC DEVICES DESIGNED WITH HIGH FREQUENCY COMMUNICATION DEVICES INCLUDING COMPOUND SEMICONDUCTOR DEVICES INTEGRATED ON AN INTER DIE FABRIC ON PACKAGE 审中-公开
标题翻译：采用高频通信设备设计的微电子器件，包括复合半导体器件，集成于包装上的互连模片上
公开(公告)号：WO2017111865A1
公开(公告)日：2017-06-29
申请号：PCT/US2015/000486
申请日：2015-12-22
申请人： INTEL CORPORATION
发明人： KAMGAING, Telesphor , DOGIAMIS, Georgios, C. , NAIR, Vijay, K.
IPC分类号： H01L23/66 , H01L23/28 , H01L25/065
CPC分类号： H01L23/66 , H01L23/5389 , H01L24/20 , H01L25/105 , H01L2223/6672 , H01L2223/6677 , H01L2224/04105 , H01L2224/12105 , H01L2224/13025 , H01L2224/14181 , H01L2224/16145 , H01L2224/16225 , H01L2224/16227 , H01L2224/16235 , H01L2224/16265 , H01L2225/1035 , H01L2225/1058 , H01L2924/10253 , H01L2924/1032 , H01L2924/15192 , H01L2924/18162 , H01L2924/19011 , H01L2924/19104 , H01L2924/19105
摘要： Embodiments of the invention include a microelectronic device that includes an overmolded component having a first die with a silicon based substrate. A second die is coupled to the first die with the second die being formed with compound semiconductor materials in a different substrate. A substrate is coupled to the first die. The substrate includes an antenna unit for transmitting and receiving communications at a frequency of approximately 4 GHz or higher.
摘要翻译：本发明的实施例包括微电子器件，其包括具有带硅基衬底的第一管芯的包覆成型部件。第二管芯耦合到第一管芯，第二管芯在不同衬底中用化合物半导体材料形成。衬底耦合到第一管芯。基板包括用于发射和接收大约4GHz或更高频率的通信的天线单元。

15. 发明申请

WO2017111861A1 INTEGRATED PASSIVE DEVICES ON CHIP 审中-公开
标题翻译：芯片上的集成被动器件
公开(公告)号：WO2017111861A1
公开(公告)日：2017-06-29
申请号：PCT/US2015/000458
申请日：2015-12-26
申请人： INTEL CORPORATION , GARDNER, Donald, S. , BURTON, Edward, A. , SCHROM, Gerhard , MOSLEY, Larry, E
发明人： GARDNER, Donald, S. , BURTON, Edward, A. , SCHROM, Gerhard , MOSLEY, Larry, E
IPC分类号： H01L25/07 , H01L23/48
CPC分类号： H01L25/07 , H01L28/87 , H01L28/91 , H01L2224/16225
摘要： Embodiments are generally directed to integrated passive devices on chip. An embodiment of a device includes a semiconductor die; a semiconductor die package, a first side of the package being coupled with the semiconductor die; and one or more separate dies to provide passive components for operation of the semiconductor die, wherein the passive components for operation of the semiconductor die includes inductors.
摘要翻译：实施例通常针对片上集成无源器件。器件的实施例包括半导体管芯; 半导体管芯封装，所述封装的第一侧与所述半导体管芯耦合; 以及一个或多个分开的管芯以提供用于半导体管芯的操作的无源部件，其中用于半导体管芯的操作的无源部件包括电感器。

16. 发明申请

WO2017105520A1 TRANSMISSIVE COMPOSITE FILM FOR APPLICATION TO THE BACKSIDE OF A MICROELECTRONIC DEVICE 审中-公开
标题翻译：透射复合膜用于微电子器件的背面
公开(公告)号：WO2017105520A1
公开(公告)日：2017-06-22
申请号：PCT/US2015/066916
申请日：2015-12-18
申请人： INTEL CORPORATION
发明人： GUPTA, Mohit , RENAVIKAR, Mukul
IPC分类号： H01L23/12
CPC分类号： H01L23/5383 , H01L23/15 , H01L23/5384 , H01L2224/04105 , H01L2224/16225 , H01L2224/16227 , H01L2224/18 , H01L2224/32145 , H01L2224/48091 , H01L2224/48227 , H01L2224/73204 , H01L2224/73253 , H01L2224/73265 , H01L2224/73267 , H01L2924/15313 , H01L2924/181 , H01L2924/3511 , H01L2924/3512 , H01L2924/00014 , H01L2924/00012
摘要： A transmissive composite film is described that may be applied to the backside of a microelectronic device, for example an integrated circuit die or a bridge. A microelectronic die package in one example has a substrate, an integrated circuit die attached and electrically connected to the substrate, the die having a front side with electrical attachments and a backside, and a composite film attached to a backside of the die, the composite film having a polymer base with nano-fillers to protect the backside of the die.
摘要翻译：描述了可以应用于微电子器件背面的透射复合膜，例如集成电路管芯或桥。在一个示例中，微电子管芯封装具有衬底，附着并电连接到衬底的集成电路管芯，管芯具有带电附件和背面的正面以及附接到管芯背面的复合膜，复合材料薄膜具有带纳米填料的聚合物基体以保护模具的背面。

17. 发明申请

WO2017105502A1 VERTICAL WIRE CONNECTIONS FOR INTEGRATED CIRCUIT PACKAGE 审中-公开
标题翻译：垂直导线连接集成电路封装
公开(公告)号：WO2017105502A1
公开(公告)日：2017-06-22
申请号：PCT/US2015/066766
申请日：2015-12-18
申请人： INTEL IP CORPORATION , GEISSLER, Christian , ALBERS, Sven
发明人： GEISSLER, Christian , ALBERS, Sven , SEIDEMANN, Georg , WOLTER, Andreas , REINGRUBER, Klaus , WAGNER, Thomas , DITTES, Marc
IPC分类号： H01L25/065 , H01L23/48
CPC分类号： H01L24/85 , H01L23/48 , H01L25/065 , H01L2224/16225 , H01L2224/45015 , H01L2224/45139 , H01L2224/45144 , H01L2224/45147 , H01L2224/45664 , H01L2224/48091 , H01L2224/73204 , H01L2224/85186 , H01L2924/181 , H01L2924/00012 , H01L2924/00014 , H01L2924/20751 , H01L2924/20752
摘要： A method includes aligning a wire with a package body having a contact pad and moving the wire through the package body to form electrical contact with the contact pad.
摘要翻译：一种方法包括将导线与具有接触焊盘的封装体对准并且移动导线穿过封装体以形成与接触焊盘的电接触。

18. 发明申请

WO2017099736A1 DIELECTRIC BUFFER LAYER 审中-公开
标题翻译：介质缓冲层
公开(公告)号：WO2017099736A1
公开(公告)日：2017-06-15
申请号：PCT/US2015/064620
申请日：2015-12-09
申请人： INTEL CORPORATION
发明人： TELANG, Adwait , MUIRHEAD, John-Gerard , LEE, Kevin J. , PATTABHIRAMAN, Sriram , JEONG, James
IPC分类号： H01L21/768
CPC分类号： H01L24/00 , H01L21/76837 , H01L23/145 , H01L23/147 , H01L23/49894 , H01L23/525 , H01L23/53238 , H01L23/5329 , H01L23/5385 , H01L2224/16225
摘要： Embodiment of the present disclosure are directed to methods for forming an LMI landing pad on a silicon wafer. The method includes forming, on a substrate, a redistribution layer (RDL); forming, on the RDL and the substrate, a passivation layer covering the substrate and the RDL; forming, on the passivation layer, a patternable dielectric material layer; processing the patternable dielectric material layer to expose a portion of the passivation layer covering the RDL; processing the portion of the passivation layer covering the RDL to expose a portion of the RDL; and forming, on the exposed portion of the RDL, an LMI landing pad. The resulting wafer can include a redistribution line having a top portion and a sidewall portion; a passivation layer covering the sidewall portion; a dielectric layer covering the passivation layer; and a metal interface covering the top portion of the redistribution line.
摘要翻译：本公开的实施例针对用于在硅晶片上形成LMI着陆焊盘的方法。该方法包括在衬底上形成再分布层（RDL）; 在所述RDL和所述衬底上形成覆盖所述衬底和所述RDL的钝化层; 在钝化层上形成可图案化的电介质材料层; 处理可图案化的介电材料层以暴露覆盖RDL的部分钝化层; 处理覆盖RDL的部分钝化层以暴露部分RDL; 以及在RDL的暴露部分上形成LMI着陆垫。所得晶片可包括具有顶部和侧壁部分的再分布线; 覆盖所述侧壁部分的钝化层; 覆盖钝化层的介电层; 和一个覆盖再分配线顶部的金属接口。

19. 发明申请

WO2017098689A1 半導体発光装置审中-公开
标题翻译：半导体发光器件
公开(公告)号：WO2017098689A1
公开(公告)日：2017-06-15
申请号：PCT/JP2016/004864
申请日：2016-11-11
申请人：パナソニック株式会社
发明人：能崎　信一郎
IPC分类号： H01S5/024 , H01S5/022
CPC分类号： H01S5/022 , H01L2224/16225 , H01L2224/48091 , H01L2224/48137 , H01S5/024 , H01L2924/00014
摘要：半導体発光装置は、ヒートシンクに接続される絶縁性のマウント部と、マウント部の上に配置された複数の半導体レーザ素子と、複数の半導体レーザ素子の上に配置された絶縁性の放熱ブロックと、を備えている。マウント部の上面には、金属からなる第１の配線が形成され、放熱ブロックの下面には、第１の配線と一部が電気的に接続され、金属からなる第２の配線が形成されている。第１の配線と第２の配線が、複数の半導体レーザ素子のそれぞれに電気的に接続されることにより、複数の半導体レーザ素子は直列に接続され、かつ、複数の半導体レーザ素子の第１の配線と接続する側は、互いに同一の極性である。
摘要翻译：
所述的半导体发光器件中，绝缘支架被连接到热沉，多个设置在安装部的半导体激光器元件，设置在所述多个半导体激光元件的并有一个绝缘的散热块。安装部分的上表面，形成在第一布线由金属制成，所述散热块的下表面，第一布线和一部分电连接，并且由金属形成的第二布线那里。第一布线和第二布线，通过电连接至所述多个半导体激光元件构成，所述多个半导体激光元件的串联连接，和第一多个半导体激光元件的连接到接线的一侧具有相同的极性。

20. 发明申请

WO2017091276A1 PROVISION OF STRUCTURAL INTEGRITY IN MEMORY DEVICE 审中-公开
标题翻译：提供存储设备的结构完整性
公开(公告)号：WO2017091276A1
公开(公告)日：2017-06-01
申请号：PCT/US2016/050448
申请日：2016-09-06
申请人： INTEL CORPORATION
发明人： BERNHARDT, Michael J.
IPC分类号： H01L45/00
CPC分类号： H01L45/12 , H01L23/48 , H01L24/16 , H01L24/48 , H01L27/11526 , H01L45/1675 , H01L45/1683 , H01L2224/16225 , H01L2224/48227 , H01L2924/00014 , H01L2924/15311 , H01L2224/13099 , H01L2224/45099
摘要： Embodiments of the present disclosure are directed towards techniques to provide structural integrity for a memory device comprising a memory array. In one embodiment, the device may comprise a memory array having at least a plurality of wordlines disposed in a memory region of a die, and a first fill layer deposited between adjacent wordlines of the plurality of wordlines in the memory region, to provide structural integrity for the memory array. At least a portion of a periphery region of the die adjacent to the memory region may be substantially filled with a second fill layer that is different than the first fill layer. Other embodiments may be described and/or claimed.
摘要翻译：本公开的实施例针对用于为包括存储器阵列的存储器设备提供结构完整性的技术。在一个实施例中，该器件可以包括存储器阵列，该存储器阵列具有设置在管芯的存储器区域中的至少多个字线和沉积在存储器区域中的多个字线的相邻字线之间的第一填充层，以提供结构完整性为存储阵列。与存储区域相邻的管芯的外围区域的至少一部分可以基本上填充有不同于第一填充层的第二填充层。其他实施例可以被描述和/或要求保护。

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