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101. 发明申请

WO2009153880A1 半導体記憶装置审中-公开
标题翻译：半导体存储设备
公开(公告)号：WO2009153880A1
公开(公告)日：2009-12-23
申请号：PCT/JP2008/061308
申请日：2008-06-20
申请人：日本ユニサンティスエレクトロニクス株式会社 , 舛岡富士雄 , 新井紳太郎
发明人：舛岡富士雄 , 新井紳太郎
IPC分类号： H01L21/8244 , H01L27/11
CPC分类号： H01L27/1104 , H01L27/0207 , H01L27/11 , H01L29/42356 , H01L29/66666 , H01L29/7827
摘要：　ＳＧＴのゲート電極の外周のシリコン窒化膜膜厚を低減した半導体装置を提供する。本発明に係る半導体装置は、MOSトランジスタを用いて構成され、MOSトランジスタは、ドレイン、ゲート及びソースが基板に対して垂直方向に配置され、ゲートが柱状半導体層を取り囲む構造を有しており、　柱状半導体層の上部および下部に配置される拡散層の各々の上に自己整合的に形成されるシリサイド層であって、シリサイド層を形成するときに柱状半導体層の側壁を保護するために、柱状半導体層の側壁に第１の絶縁膜を形成した後に形成されるシリサイド層と、　シリサイド層を形成し、第１の絶縁膜を除去した後に、柱状半導体層の下部に形成されるソースまたはドレイン領域と柱状半導体層の側壁に形成されるゲート電極と柱状半導体層の上部に形成されるソースまたはドレイン領域とを覆うように形成された第２の絶縁膜とを備えている。
摘要翻译：提供了一种半导体器件，其中在SGT的栅电极的外周处的氮化硅膜的厚度减小。半导体器件通过使用MOS晶体管来配置。 MOS晶体管具有这样的结构，其中漏极，栅极和源极沿垂直于衬底的方向排列，并且栅极围绕柱状半导体层。半导体器件具有硅化物层，其在柱状半导体的侧壁上形成第一绝缘膜之后，在布置在柱状半导体层的上部和下部的每个扩散层上通过自对准形成硅化物层层，用于在形成硅化物层时保护柱状半导体层的侧壁。半导体器件还设置有第二绝缘膜，其被形成为覆盖形成在柱状半导体层的下部上的源极或漏极区域，形成在柱状半导体层的侧壁上的栅电极和源极或漏极区，形成在柱状半导体层的上部，形成硅化物层并除去第一绝缘膜。

102. 发明申请

WO2009122579A1 ６ＴＳＧＴＣＭＯＳＳＲＡＭセルの安定性を改善する方法及び装置审中-公开
标题翻译：用于提高6T SGT CMOS SRAM单元的稳定性的方法和装置
公开(公告)号：WO2009122579A1
公开(公告)日：2009-10-08
申请号：PCT/JP2008/056682
申请日：2008-04-03
申请人：日本ユニサンティスエレクトロニクス株式会社 , 舛岡富士雄 , 李建宰
发明人：舛岡富士雄 , 李建宰
IPC分类号： H01L21/8244 , H01L21/8234 , H01L27/088 , H01L27/11
CPC分类号： H01L29/045 , G11C11/412 , H01L27/11 , H01L27/1104 , H01L29/0657 , H01L29/7827
摘要：　十分に高いＳＮＭを有する６ＴＳＧＴＣＭＯＳＳＲＡＭセルのデバイス構造及びその製造方法を提供。　ＳＧＴデバイスは、第１のキャリア移動度となるよう側壁面が第１の結晶面とされたアクセスＮＭＯＳデバイスと、第２のキャリア移動度となるよう側壁面が第２の結晶面とされたプルダウンＮＭＯＳデバイスと、第３のキャリア移動度となるよう側壁面が第３の結晶面とされたプルアップＰＭＯＳデバイスとを含み、第１、第２、及び第３の結晶面のうち少なくとも１つが他の２つの結晶面と異なっている。これは、キャリア移動度が低い面を有するゲインが相対的に低いＳＧＴトランジスタと、キャリア移動度が高い面を有するゲインが相対的に高いＳＧＴトランジスタから形成される。移動度が高い面を有するＳＧＴは、移動度が低い面を有するＳＧＴよりも、高いゲインを有する。
摘要翻译：具有足够高的SNM的6T SGT CMOS SRAM单元的器件结构及其制造方法。 SGT器件包括使用侧壁表面作为第一晶体面以提供第一载流子迁移率的接入NMOS器件，使用侧壁表面作为第二晶体面以提供第二载流子迁移率的下拉NMOS器件，以及使用侧壁表面作为第三晶体面以提供第三载流子迁移率，并且第一，第二和第三晶体面中的至少一个与其它两个晶面不同。该结构由具有相对较低增益和低载流子迁移率面的SGT晶体管和具有相对较高增益和高载流子迁移率平面的SGT晶体管形成。具有高迁移率平面的SGT具有比具有低迁移率平面的SGT更高的增益。

103. 发明申请

WO2009099557A1 A BODY CONTROLLED DOUBLE CHANNEL TRANSISTOR AND CIRCUITS COMPRISING THE SAME 审中-公开
标题翻译：一个身体控制的双通道晶体管和包含它的电路
公开(公告)号：WO2009099557A1
公开(公告)日：2009-08-13
申请号：PCT/US2009/000602
申请日：2009-01-30
申请人： ADVANCED MICRO DEVICES, INC. , WIRBELEIT, Frank
发明人： WIRBELEIT, Frank
IPC分类号： H01L27/11
CPC分类号： H01L27/11 , H01L29/7841
摘要： By providing a body controlled double channel transistor (200, 400, 500P, 500N), increased functionality in combination with enhanced stability may be accomplished. For instance, flip flop circuits (550) usable for static RAM cells (560) may be formed on the basis of the body controlled double channel transistor (200, 400, 500P, 500N), thereby reducing the number of transistors required per cell, which may result in increased information density.
摘要翻译：通过提供体控双通道晶体管（200,400,500P，500N），可以实现与增强的稳定性相结合的增加的功能。例如，可以基于体控双通道晶体管（200,400,500P，500N）形成可用于静态RAM单元（560）的触发器电路（550），从而减少每个单元所需的晶体管数量，这可能导致信息密度增加。

104. 发明申请

WO2009079129A1 SWAPPED-BODY RAM ARCHITECTURE 审中-公开
标题翻译：转换体内存结构
公开(公告)号：WO2009079129A1
公开(公告)日：2009-06-25
申请号：PCT/US2008/083531
申请日：2008-11-14
申请人： DSM SOLUTIONS, INC. , VOELKEL, Eric, H.
发明人： VOELKEL, Eric, H.
IPC分类号： G11C11/412 , G11C11/417 , H01L21/8244 , H01L27/11
CPC分类号： G11C11/412 , H01L27/11 , H01L27/1104
摘要： A method for operating an SRAM cell comprises, during a read operation, forward biasing an N-well of a first and second pull-up transistor, and forward biasing a P-well of a first and second pull-down transistor and a first and second access transistor. The method further comprises, during a write operation, zero or reverse biasing an N-well of a first and second pull-up transistor, and forward biasing a P- well of a first and second pull-down transistor and a first and second access transistor. The method further comprises, during an idle state, zero biasing an N-well of a first and second pull-up transistor and zero biasing a P-well of a first and second pull- down transistor and a first and second access transistor. In addition, one or more rows or columns of memory cells may receive a bias voltage.
摘要翻译：一种用于操作SRAM单元的方法包括在读取操作期间向第一和第二上拉晶体管的N阱进行正向偏置，以及向第一和第二下拉晶体管的P阱进行正向偏置，以及第一和第二上拉晶体管的第一和第二第二存取晶体管。该方法还包括在写入操作期间对第一和第二上拉晶体管的N阱进行零或反向偏置，以及对第一和第二下拉晶体管的P阱进行正向偏置以及第一和第二访问晶体管。该方法还包括在空闲状态期间，对第一和第二上拉晶体管的N阱进行零偏置，并且对第一和第二下拉晶体管以及第一和第二存取晶体管的P阱进行零偏置。此外，一个或多个存储单元的行或列可以接收偏置电压。

105. 发明申请

WO2009032576A3 METHOD TO FABRICATE ADJACENT SILICON FINS OF DIFFERING HEIGHTS 审中-公开
标题翻译：制造不同高度的相邻硅片的方法
公开(公告)号：WO2009032576A3
公开(公告)日：2009-05-07
申请号：PCT/US2008074161
申请日：2008-08-25
申请人： INTEL CORP , DOYLE BRIAN S , JIN BEEN-YIH , SHAH UDAY
发明人： DOYLE BRIAN S , JIN BEEN-YIH , SHAH UDAY
IPC分类号： H01L21/8244 , H01L27/11
CPC分类号： H01L29/785 , H01L21/02381 , H01L21/02532 , H01L21/02639 , H01L21/823431 , H01L21/845 , H01L27/0886 , H01L29/66795
摘要： A method to fabricate adjacent silicon fins of differing heights comprises providing a silicon substrate having an isolation layer deposited thereon, patterning the isolation layer to form first and second isolation structures, patterning the silicon substrate to form a first silicon fin beneath the first isolation structure and a second silicon fin beneath the second isolation structure, depositing an insulating layer on the substrate, planarizing the insulating layer to expose top surfaces of the first and second isolation structures, depositing and patterning a masking layer to mask the first isolation structure but not the second isolation structure, applying a wet etch to remove the second isolation structure and expose the second silicon fin, epitaxially depositing a silicon layer on the second silicon fin, and recessing the insulating layer to expose at least a portion of the first silicon fin and at least a portion of the second silicon fin.
摘要翻译：制造具有不同高度的相邻硅鳍的方法包括：提供其上沉积有隔离层的硅衬底;图案化隔离层以形成第一和第二隔离结构;图案化硅衬底以在第一隔离结构下形成第一硅鳍;以及在所述第二隔离结构下方的第二硅鳍状物，在所述衬底上沉积绝缘层，平坦化所述绝缘层以暴露所述第一和第二隔离结构的顶表面，沉积并图案化掩模层以掩蔽所述第一隔离结构而不是所述第二施加湿蚀刻以去除第二隔离结构并暴露第二硅鳍;在第二硅鳍上外延沉积硅层;以及使绝缘层凹陷以暴露第一硅鳍的至少一部分，并且至少第二硅鳍的一部分。

106. 发明申请

WO2009042029A2 BACK GATED SRAM CELL 审中-公开
公开(公告)号：WO2009042029A2
公开(公告)日：2009-04-02
申请号：PCT/US2008010483
申请日：2008-09-08
申请人： MICRON TECHNOLOGY INC , HANAFI HUSSEIN I
发明人： HANAFI HUSSEIN I
IPC分类号： H01L21/8244 , H01L27/11
CPC分类号： H01L27/1108 , G11C11/412 , G11C11/413 , H01L29/785
摘要： Methods, devices and systems for a back gated static random access memory (SRAM) cell are provided. One method embodiment for operating an SRAM cell includes applying a potential to a back gate of a pair of cross coupled p-type pull up transistors in the SRAM during a write operation. The method includes applying a ground to the back gate of the pair of cross coupled p-type pull up transistors during a read operation. The charge stored on a pair of cross coupled storage nodes of the SRAM is coupled to a front gate and a back gate of a pair of cross coupled n-type pull down transistors in the SRAM during the write operation and during a read operation.
摘要翻译：提供了用于后门控静态随机存取存储器（SRAM）单元的方法，装置和系统。用于操作SRAM单元的一个方法实施例包括在写入操作期间将电位施加到SRAM中的一对交叉耦合的p型上拉晶体管的背栅极。该方法包括在读取操作期间将接地施加到该对交叉耦合p型上拉晶体管的背栅极。存储在SRAM的一对交叉耦合的存储节点上的电荷在写入操作期间和在读取操作期间耦合到SRAM中的一对交叉耦合的n型下拉晶体管的前栅极和后栅极。

107. 发明申请

WO2008069277A1 ＳＲＡＭ装置审中-公开
标题翻译： SRAM设备
公开(公告)号：WO2008069277A1
公开(公告)日：2008-06-12
申请号：PCT/JP2007/073605
申请日：2007-12-06
申请人：独立行政法人産業技術総合研究所 , 大内真一 , 柳永▼勲▲ , 昌原明植 , 松川貴 , 遠藤和彦
发明人：大内真一 , 柳永▼勲▲ , 昌原明植 , 松川貴 , 遠藤和彦
IPC分类号： G11C11/412 , G11C11/413 , H01L21/8244 , H01L27/11
CPC分类号： H01L27/1203 , G11C11/412 , G11C11/413 , H01L21/84 , H01L27/11 , H01L27/1108 , H01L29/785
摘要：　起立した微細な半導体薄板の両面に電気的に切り離された論理信号入力ゲート及びバイアス電圧入力ゲートを有する電界効果型トランジスタで構成され、ワードラインに接続された２個のアクセストランジスタ及びフリップフロップ回路を構成する相補型トランジスタからなるメモリセルを含むＳＲＡＭ装置において、読み出し乃至書き込みのためにアクセスされるメモリセルが含まれる行のメモリセルを構成するトランジスタのバイアス電圧入力ゲートに、第１のバイアス電圧を入力してトランジスタの論理信号入力ゲートからみた閾値電圧を低く設定するとともに、記憶保持動作を行っているメモリセルのみを含む行のメモリセルを構成するトランジスタのバイアス電圧入力ゲートに、第２のバイアス電圧を入力してトランジスタの論理信号入力ゲートからみた閾値電圧を高く設定することを特徴とするＳＲＡＭ装置。
摘要翻译： SRAM器件由立体微型半导体薄板的两个表面上具有电气分离的逻辑信号输入栅极和偏置电压输入栅极的场效应晶体管组成，并且包括由配置两个存取晶体管的互补晶体管和连接到字线的触发电路。第一偏置电压被输入到构成存储单元的晶体管的偏置电压输入栅极，其中包括要进行读/写的存储单元，并且将阈值电压设置为低于逻辑信号输入栅极晶体管。第二偏置电压被输入到构成存储单元的晶体管的偏置电压输入栅极，该晶体管的逻辑信号输入栅极仅包括执行存储操作的存储单元，并且阈值电压设置为高。

108. 发明申请

WO2008021911A2 MEMORY ELEMENTS AND CROSS POINT SWITCHES AND ARRAYS OF SAME USING NONVOLATILE NANOTUBE BLOCKS 审中-公开
标题翻译：存储元件和交叉点开关及其使用非挥发性纳米管块的阵列
公开(公告)号：WO2008021911A2
公开(公告)日：2008-02-21
申请号：PCT/US2007075520
申请日：2007-08-08
申请人： NANTERO INC , BERTIN CLAUDE L , HUANG X M HENRY , RUECKES THOMAS , SIVARAJAN RAMESH
发明人： BERTIN CLAUDE L , HUANG X M HENRY , RUECKES THOMAS , SIVARAJAN RAMESH
IPC分类号： H01L27/11
CPC分类号： H01L51/0587 , B82Y10/00 , G11C11/56 , G11C13/0064 , G11C13/0069 , G11C13/025 , G11C14/00 , G11C17/16 , G11C29/86 , G11C2013/0076 , G11C2213/19 , G11C2213/71 , G11C2213/72 , H01L27/101 , H01L27/1021 , H01L29/0665 , H01L29/0673 , H01L29/0676 , H01L51/0048
摘要： Under one aspect, a covered nanotube switch includes: (a) a nanotube element including an unaligned plurality of nanotubes, the nanotube element having a top surface, a bottom surface, and side surfaces; (b) first and second terminals in contact with the nanotube element, wherein the first terminal is disposed on and substantially covers the entire top surface of the nanotube element, and wherein the second terminal contacts at least a portion of the bottom surface of the nanotube element; and (c) control circuitry capable of applying electrical stimulus to the first and second terminals. The nanotube element can switch between a plurality of electronic states in response to a corresponding plurality of electrical stimuli applied by the control circuitry to the first and second terminals. For each different electronic state, the nanotube element provides an electrical pathway of different resistance between the first and second terminals.
摘要翻译：在一个方面，覆盖的纳米管开关包括：（a）包括不对齐的多个纳米管的纳米管元件，所述纳米管元件具有顶表面，底表面和侧表面; （b）与纳米管元件接触的第一和第二端子，其中第一端子设置在并基本上覆盖纳米管元件的整个顶表面，并且其中第二端子接触纳米管的底表面的至少一部分元件; 和（c）能够向第一和第二端子施加电刺激的控制电路。纳米管元件可以响应于由控制电路施加到第一和第二端子的对应的多个电刺激而在多个电子状态之间切换。对于每个不同的电子状态，纳米管元件提供在第一和第二端子之间具有不同电阻的电路径。

109. 发明申请

WO2007138991A1 SEMICONDUCTOR DEVICE 审中-公开
标题翻译：半导体器件
公开(公告)号：WO2007138991A1
公开(公告)日：2007-12-06
申请号：PCT/JP2007/060655
申请日：2007-05-18
申请人： SEMICONDUCTOR ENERGY LABORATORY CO., LTD. , KUROKAWA, Yoshiyuki
发明人： KUROKAWA, Yoshiyuki
IPC分类号： G11C11/41 , G11C16/02 , H01L21/822 , H01L21/8234 , H01L21/8244 , H01L27/04 , H01L27/06 , H01L27/10 , H01L27/11 , H01L29/786
CPC分类号： H01L21/84 , G11C5/02 , G11C5/04 , G11C17/12 , H01L27/1108 , H01L27/12
摘要： An object is to realize high-capacity of a memory while reducing power consumption and making the power consumption even throughout the memory. A memory includes a plurality of memory block arranged to be symmetrically to each other. Also, a specific combination of signals among address signals supplied to the memory, a memory block including a memory cell to be read from or written to is specified. Further, signals supplied to other memory blocks than the above memory block is maintained at a constant value. Consequently, a wiring length of a bit line in a memory array can be shortened, and current consumption can be made to be even among data reading or writing from/to memory cells of a variety of addresses within the memory, at the same time as reducing load capacitance.
摘要翻译：目的在于实现大容量的存储器，同时降低功耗并使整个存储器中的功耗降低。存储器包括被布置为彼此对称的多个存储块。此外，指定提供给存储器的地址信号中的信号的特定组合，包括要从其读取或写入的存储器单元的存储器块。此外，提供给比上述存储块的其他存储块的信号保持恒定值。因此，可以缩短存储器阵列中的位线的布线长度，并且可以在存储器内的各种地址的存储单元的数据读取或写入之间使电流消耗均匀，同时降低负载电容。

110. 发明申请

WO2007039333A1 HIGHLY MANUFACTURABLE SRAM CELLS IN SUBSTRATES WITH HYBRID CRYSTAL ORIENTATION 审中-公开
标题翻译：具有混合晶体取向的衬底中的高度可制造的SRAM电池
公开(公告)号：WO2007039333A1
公开(公告)日：2007-04-12
申请号：PCT/EP2006/064649
申请日：2006-07-25
申请人： INTERNATIONAL BUSINESS MACHINES CORPORATION , IBM UNITED KINGDOM LIMITED , DORIS, Bruce , COSTRINI, Gregory , GLUSCHENKOV, Oleg , LEONG, Meikei , SEONG, Nakgeuon
发明人： DORIS, Bruce , COSTRINI, Gregory , GLUSCHENKOV, Oleg , LEONG, Meikei , SEONG, Nakgeuon
IPC分类号： H01L27/11 , H01L21/8244
CPC分类号： H01L27/1104 , H01L27/11 , Y10S257/903 , Y10S438/973
摘要： The present invention relates to a semiconductor device structure that includes at least one SRAM cell formed in a substrate. Such SRAM cell comprises two pull-up transistors, two pull-down transistors, and two pass-gate transistors. The pull-down transistors and the pass-gate transistors are substantially similar in channel widths and have substantially similar source-drain doping concentrations, while the SRAM cell has a beta ratio of at least 1.5. The substrate preferably comprises a hybrid substrate with at two isolated sets of regions, while carrier mobility in these two sets of regions differentiates by a factor of at least about 1.5. More preferably, the pull-down transistors of the SRAM cell are formed in one set of regions, and the pass-gate transistors are formed in the other set of regions, so that current flow in the pull-down transistors is larger than that in the pass-gate transistors.
摘要翻译：本发明涉及一种半导体器件结构，其包括在衬底中形成的至少一个SRAM单元。这样的SRAM单元包括两个上拉晶体管，两个下拉晶体管和两个通过栅极晶体管。下拉晶体管和栅极晶体管在沟道宽度上基本相似，并且具有基本相似的源极 - 漏极掺杂浓度，而SRAM单元的β比率至少为1.5。衬底优选地包括具有两个分离的区域集合的混合衬底，而这两组区域中的载流子迁移率以至少约1.5的因子差分。更优选地，SRAM单元的下拉晶体管形成在一组区域中，并且栅极晶体管形成在另一组区域中，使得下拉晶体管中的电流大于传输栅晶体管。

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