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91. 发明申请

WO2014008685A1 半导体器件制造方法审中-公开
公开(公告)号：WO2014008685A1
公开(公告)日：2014-01-16
申请号：PCT/CN2012/079177
申请日：2012-07-26
申请人：中国科学院微电子研究所 , 殷华湘 , 梁擎擎 , 马小龙
发明人：殷华湘 , 梁擎擎 , 马小龙
IPC分类号： H01L21/336
CPC分类号： H01L29/7847 , H01L21/02115 , H01L21/02266 , H01L21/02274 , H01L29/165 , H01L29/517 , H01L29/665 , H01L29/6653 , H01L29/66545 , H01L29/6659 , H01L29/66636 , H01L29/7843 , H01L29/7845 , H01L29/7848 , H01L29/7849
摘要：一种半导体器件制造方法，包括：在衬底（1）上形成栅极堆叠结构（3/4）；在栅极堆叠结构周围形成假栅极侧墙（5）；在衬底（1）、栅极堆叠结构（3/4）以及假栅极侧墙（5）上沉积DLC材质的应力垫层（7）；执行退火，使得栅极堆叠结构（3/4）和栅极堆叠结构（3/4）下方的衬底（1）中的沟道区记忆了应力垫层（7）中的应力；去除假栅极侧墙（5）；在栅极堆叠结构（3/4）周围形成栅极侧墙（8）。依照本发明的半导体器件制造方法，利用高应力DLC薄膜对假栅以及沟道区产生记忆应变，从而有效提升了沟道区载流子迁移率，提高了器件性能。

92. 发明申请

WO2013188410A2 N-CHANNEL AND P-CHANNEL END-TO-END FINFET CELL ARCHITECTURE 审中-公开
标题翻译： N沟道和P沟道端到端FINFET单元结构
公开(公告)号：WO2013188410A2
公开(公告)日：2013-12-19
申请号：PCT/US2013/045187
申请日：2013-06-11
申请人： SYNOPSYS, INC. , MOROZ, Victor
发明人： MOROZ, Victor
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L27/0886 , G06F17/5068 , G06F17/5072 , H01L21/823807 , H01L21/823814 , H01L21/823821 , H01L27/0207 , H01L27/0924 , H01L29/0649 , H01L29/42372 , H01L29/7848
摘要： A finFET block architecture uses end-to-end finFET blocks. A first set of semiconductor fins having a first conductivity type and a second set of semiconductor fins having a second conductivity type can be aligned end-to-end. An inter-block isolation structure separates the semiconductor fins in the first and second sets. The ends of the fins in the first set are proximal to a first side of the inter-block isolation structure and ends of the fins in the second set are proximal to a second side of the inter-block isolation structure. A patterned gate conductor layer includes a first gate conductor extending across at least one fin in the first set of semiconductor fins, and a second gate conductor extending across at least one fin in the second set of semiconductor fins. The first and second gate conductors are connected by an inter-block conductor.
摘要翻译： finFET块结构使用端到端finFET块。具有第一导电类型的第一组半导体鳍片和具有第二导电类型的第二组半导体鳍片可以端对齐地对准。块间隔离结构分离第一和第二组中的半导体鳍片。第一组中的翅片的端部靠近块体间隔离结构的第一侧，并且第二组中的翅片的端部接近块体间隔离结构的第二侧。图案化栅极导体层包括延伸穿过第一组半导体鳍片中的至少一个翅片的第一栅极导体，以及延伸穿过第二组半导体鳍片中的至少一个翅片的第二栅极导体。第一和第二栅极导体通过块间导体连接。

93. 发明申请

WO2013184314A1 METHOD OF SEMICONDUCTOR FILM STABILIZATION 审中-公开
标题翻译：半导体膜稳定方法
公开(公告)号：WO2013184314A1
公开(公告)日：2013-12-12
申请号：PCT/US2013/041143
申请日：2013-05-15
申请人： APPLIED MATERIALS, INC. , HUANG, Yi-Chiau , KIM, Yihwan , SANCHEZ, Errol Antonio C.
发明人： HUANG, Yi-Chiau , KIM, Yihwan , SANCHEZ, Errol Antonio C.
IPC分类号： H01L21/20
CPC分类号： H01L21/02535 , C30B25/02 , C30B29/52 , C30B31/06 , C30B33/02 , C30B33/12 , H01L21/02532 , H01L21/0262 , H01L21/02664 , H01L29/7848
摘要： Embodiments of the invention generally relate to methods for forming silicon-germanium-tin alloy epitaxial layers, germanium-tin alloy epitaxial layers, and germanium epitaxial layers that may be doped with boron, phosphorus, arsenic, or other n-type or p-type dopants. The methods generally include positioning a substrate in a processing chamber. A germanium precursor gas is then introduced into the chamber concurrently with a stressor precursor gas, such as a tin precursor gas, to form an epitaxial layer. The flow of the germanium gas is then halted, and an etchant gas is introduced into the chamber. An etch back is then performed while in the presence of the stressor precursor gas used in the formation of the epitaxial film. The flow of the etchant gas is then stopped, and the cycle may then be repeated. In addition to or as an alternative to the etch back process, an annealing processing may be performed.
摘要翻译：本发明的实施方案一般涉及用于形成硅 - 锗 - 锡合金外延层，锗 - 锡合金外延层和可以掺杂有硼，磷，砷或其它n型或p型的锗外延层的锗外延层的方法掺杂剂。所述方法通常包括将基底定位在处理室中。然后将锗前体气体与诸如锡前体气体的应激源前体气体同时引入室中，以形成外延层。然后停止锗气体的流动，并且将蚀刻剂气体引入室中。然后在存在用于形成外延膜的应力源前体气体的同时进行回蚀。然后停止蚀刻剂气体的流动，然后可以重复该循环。除了或作为回蚀刻工艺的替代方案，可以进行退火处理。

94. 发明申请

WO2013177725A1 半导体器件及其制造方法审中-公开
公开(公告)号：WO2013177725A1
公开(公告)日：2013-12-05
申请号：PCT/CN2012/000914
申请日：2012-07-03
申请人：中国科学院微电子研究所 , 殷华湘 , 秦长亮 , 马小龙 , 徐秋霞 , 陈大鹏
发明人：殷华湘 , 秦长亮 , 马小龙 , 徐秋霞 , 陈大鹏
IPC分类号： H01L29/78 , H01L29/06 , H01L21/336
CPC分类号： H01L29/7848 , H01L29/1037 , H01L29/1095 , H01L29/66636 , H01L29/7834
摘要：提供一种半导体器件及其制造方法，半导体器件包括衬底（10）、衬底上的栅极堆叠结构（20）、栅极堆叠结构下方的衬底中的沟道区（14）、以及沟道区两侧的源漏区（42），特征在于：沟道区下方以及两侧具有应力层（40），源漏区形成在应力层中。通过在硅基材料的沟道区两侧以及下方形成应力层而作用于沟道区，有效提升了沟道区载流子迁移率，提高了器件性能。

95. 发明申请

WO2013174070A1 半导体器件及其制造方法审中-公开
公开(公告)号：WO2013174070A1
公开(公告)日：2013-11-28
申请号：PCT/CN2012/078780
申请日：2012-07-18
申请人：中国科学院微电子研究所 , 王桂磊 , 崔虎山 , 赵超
发明人：王桂磊 , 崔虎山 , 赵超
IPC分类号： H01L29/06 , H01L29/78 , H01L21/336
CPC分类号： H01L29/78 , H01L21/76224 , H01L29/66636 , H01L29/7848
摘要：提供了一种半导体器件及其制造方法。该半导体器件包括：衬底（10）；浅沟槽隔离（40），嵌于该衬底（10）中，且形成至少一个开口区；沟道区，位于该开口区内；栅堆叠，包括栅介质层（50）和栅电极层（60），位于该沟道区上方；源漏区（80），位于该沟道区两侧，包括为该沟道区提供应变的应力层；其中该浅沟槽隔离（40）和该应力层之间具有衬垫层（30），作为该应力层的晶种层；以及，该衬底（10）与该浅沟槽隔离（40）之间具有衬垫层（30）和垫氧化层（20）。由此消除了浅沟槽隔离（40）的边缘效应，防止了源漏应变对沟道应力的减小，提高了器件载流子迁移率从而提高了器件的驱动能力。

96. 发明申请

WO2013155740A1 一种半导体结构及其制造方法审中-公开
公开(公告)号：WO2013155740A1
公开(公告)日：2013-10-24
申请号：PCT/CN2012/075309
申请日：2012-05-10
申请人：中国科学院微电子研究所 , 尹海洲 , 朱慧珑 , 骆志炯
发明人：尹海洲 , 朱慧珑 , 骆志炯
IPC分类号： H01L29/06 , H01L21/336
CPC分类号： H01L29/785 , H01L21/26586 , H01L21/266 , H01L21/84 , H01L27/1203 , H01L29/0649 , H01L29/16 , H01L29/161 , H01L29/165 , H01L29/6656 , H01L29/66795 , H01L29/7842 , H01L29/7843 , H01L29/7848 , H01L29/7849
摘要：一种半导体结构，包括，半导体基体（120），所述半导体基体（120）位于绝缘层（110）上，且所述绝缘层（110）位于半导体衬底（100）上；源漏区（140），其接于所述半导体基体（120）的两个相对的第一侧面（126）；栅极（160），其位于所述半导体基体（120）的两个相对的第二侧面上（128）；绝缘塞（124），位于所述绝缘层（110）上并嵌于所述半导体基体（120）中；外延层（180），夹于所述绝缘塞（124）和所述半导体基体（120）之间。一种半导体结构的形成方法，包括：在半导体衬底（100）上形成绝缘层（110）；在绝缘层（110）上形成半导体基体（120）；在所述半导体基体（120）内形成空腔，所述空腔暴露所述半导体衬底（100）；在所述空腔中选择性外延形成外延层（180）；在所述空腔中形成绝缘塞（124）。通过形成超陡的倒掺杂阱，利于减小短沟道效应。

97. 发明申请

WO2013106408A1 METHOD OF DEPOSITING A SILICON GERMANIUM TIN LAYER ON A SUBSTRATE 审中-公开
标题翻译：在基材上沉积硅锗层的方法
公开(公告)号：WO2013106408A1
公开(公告)日：2013-07-18
申请号：PCT/US2013/020801
申请日：2013-01-09
申请人： APPLIED MATERIALS, INC.
发明人： HUANG, Yi-Chiau , SANCHEZ, Errol Antonio C.
IPC分类号： H01L21/31 , H01L21/336 , H01L29/78 , H01L21/8238
CPC分类号： H01L21/02535 , C23C16/30 , C23C16/4405 , C23C16/4412 , H01L21/02532 , H01L21/02576 , H01L21/02579 , H01L21/0262 , H01L21/02636 , H01L29/161 , H01L29/7848
摘要： Methods of depositing silicon germanium tin (SiGeSn) layer on a substrate are disclosed herein. In some embodiments, a method may include co-flowing a silicon source, a germanium source, and a tin source comprising a tin halide to a process chamber at a temperature of about 450 degrees Celsius or below and a pressure of about 100 Torr or below to deposit the SiGeSn layer on a first surface of the substrate. In some embodiments, the tin halide comprises tin tetrachloride (SnCl4).
摘要翻译：本文公开了在基板上沉积硅锗锡（SiGeSn）层的方法。在一些实施例中，一种方法可以包括将硅源，锗源和包含锡卤化物的锡源在约450摄氏度或更低的温度和约100托或更低的压力下共同流入处理室以将SiGeSn层沉积在衬底的第一表面上。在一些实施方案中，卤化锡包括四氯化锡（SnCl 4）。

98. 发明申请

WO2013044430A1 制作鳍式场效应晶体管的方法以及由此形成的半导体结构审中-公开
公开(公告)号：WO2013044430A1
公开(公告)日：2013-04-04
申请号：PCT/CN2011/002004
申请日：2011-11-30
申请人：中国科学院微电子研究所 , 朱慧珑 , 骆志炯 , 尹海洲
发明人：朱慧珑 , 骆志炯 , 尹海洲
IPC分类号： H01L21/336 , H01L29/78
CPC分类号： H01L29/7856 , H01L29/66795 , H01L29/7848 , H01L29/7851
摘要：提供一种制作鳍式场效应晶体管（FinFET）的方法，包括：提供Si半导体衬底（1000）、在Si半导体衬底（1000）上的SiGe层（1005）以及在SiGe层（1005）上的Si层（1010），其中SiGe层（1005）与衬底（1000）晶格匹配；图案化Si层（1010）和SiGe层（1005），以形成Fin结构（1015）；在Fin结构（1015）的顶部和两侧形成栅堆叠（1052）以及围绕栅堆叠（1052）的间隔侧墙（1053）；以间隔侧墙（1053）为掩膜，去除Si层（1010）的、在间隔侧墙（1053）外侧的部分，从而留下Si层（1010）的、在间隔侧墙（1053）内侧的部分；去除SiGe层（1005）的、图案化后剩余的部分，以形成空隙（1055）；在空隙（1055）中形成绝缘基体（1065）；以及外延应力源漏区，其位于Fin结构（1015）和绝缘基体（1065）的两侧。还提供一种半导体结构。鳍式场效应晶体管具有与使用SOI制作的鳍式场效应晶体管一样良好的对器件宽度和阈值以下泄漏的控制的性能。

99. 发明申请

WO2012119418A1 STRAINED GE-ON-INSULATOR STRUCTURE AND METHOD FOR FORMING THE SAME 审中-公开
标题翻译：应变导电绝缘体结构及其形成方法
公开(公告)号：WO2012119418A1
公开(公告)日：2012-09-13
申请号：PCT/CN2011/078946
申请日：2011-08-25
申请人： TSINGHUA UNIVERSITY , WANG, Jing , XU, Jun , GUO, Lei
发明人： WANG, Jing , XU, Jun , GUO, Lei
IPC分类号： H01L21/336 , H01L21/20
CPC分类号： H01L21/76283 , H01L21/76251 , H01L29/7843 , H01L29/7846 , H01L29/7848 , H01L29/78684
摘要： A strained Ge-on-insulator structure is provided, comprising: a silicon substrate (1100), in which an oxide insulating layer (1200) is formed on a surface of the silicon substrate (1100); a Ge layer (1300) formed on the oxide insulating layer (1200), in which a first passivation layer (1400) is formed between the Ge layer (1300) and the oxide insulating layer (1200); a gate stack (1600, 1700) formed on the Ge layer (1300), a channel region formed below the gate stack (1600, 1700), and a source (1800) and a drain (1800) formed on sides of the channel region; and a plurality of shallow trench isolation structures (1900) extending into the silicon substrate (1100) and filled with an insulating dielectric material to produce a strain in the channel region. Further, a method for forming the strained Ge-on-insulator structure is also provided.
摘要翻译：提供了一种应变绝缘体上的结构，包括：在硅衬底（1100）的表面上形成氧化物绝缘层（1200）的硅衬底（1100）; 形成在氧化物绝缘层（1200）上的Ge层（1300），其中在Ge层（1300）和氧化物绝缘层（1200）之间形成第一钝化层（1400）; 形成在Ge层（1300）上的栅极堆叠（1600,1700），形成在栅极叠层（1600,1700）下方的沟道区域，以及形成在沟道区域侧面上的源极（1800）和漏极（1800） ; 以及多个浅沟槽隔离结构（1900），其延伸到硅衬底（1100）中并且填充有绝缘介电材料以在沟道区域中产生应变。此外，还提供了用于形成应变的绝缘体上Ge的结构的方法。

100. 发明申请

WO2012119417A1 STRAINED GE-ON-INSULATOR STRUCTURE AND METHOD FOR FORMING THE SAME 审中-公开
标题翻译：应变导电绝缘体结构及其形成方法
公开(公告)号：WO2012119417A1
公开(公告)日：2012-09-13
申请号：PCT/CN2011/078944
申请日：2011-08-25
申请人： TSINGHUA UNIVERSITY , WANG, Jing , XU, Jun , GUO, Lei
发明人： WANG, Jing , XU, Jun , GUO, Lei
IPC分类号： H01L29/06 , H01L29/78 , H01L21/762 , H01L21/336
CPC分类号： H01L21/76283 , H01L21/76251 , H01L29/7843 , H01L29/7846 , H01L29/7848 , H01L29/78684
摘要： A strained Ge-on-insulator structure is provided, comprising: a silicon substrate (1100), in which an oxide insulating layer (1200) is formed on a surface of the silicon substrate (1100); a Ge layer (1300) formed on the oxide insulating layer (1200), in which a first passivation layer (1400) is formed between the Ge layer (1300) and the oxide insulating layer (1200); a gate stack (1600, 1700) formed on the Ge layer (1300), a channel region formed below the gate stack (1600, 1700), and a source (1800) and a drain (1800) formed on sides of the channel region; and a Si N stress cap layer (1900) covering the gate stack (1600, 1700) to produce a strain in the channel region. Further, a method for forming the strained Ge-on-insulator structure is also provided.
摘要翻译：提供了一种应变绝缘体上的结构，包括：在硅衬底（1100）的表面上形成氧化物绝缘层（1200）的硅衬底（1100）; 形成在氧化物绝缘层（1200）上的Ge层（1300），其中在Ge层（1300）和氧化物绝缘层（1200）之间形成第一钝化层（1400）; 形成在Ge层（1300）上的栅极堆叠（1600,1700），形成在栅极叠层（1600,1700）下方的沟道区域，以及形成在沟道区域侧面上的源极（1800）和漏极（1800） ; 以及覆盖栅极堆叠（1600,1700）的Si N应力覆盖层（1900），以在沟道区域中产生应变。此外，还提供了用于形成应变的绝缘体上Ge的结构的方法。

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