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    • 2. 发明授权
      US07548089B1 Structures and methods to avoiding hold time violations in a programmable logic device 有权
    • Structures and methods to avoiding hold time violations in a programmable logic device
    • 避免可编程逻辑器件中的保持时间违规的结构和方法
    • US07548089B1
    • 2009-06-16
    • US11880724
    • 2007-07-24
    • Trevor J. Bauer , Ramakrishna K. Tanikella , Steven P. Young
    • Trevor J. Bauer , Ramakrishna K. Tanikella , Steven P. Young
    • H01L25/00
    • H03K19/17736 , H03K19/00323
    • Structures and methods of avoiding hold time violations in a design implemented in a PLD. In a programmable device, the delay of a signal path varies, e.g., depending on the separation between the source and destination of the signal. An optional delay element is provided between a programmable interconnect structure and a destination logic element having a clock skew relative to the source. The optional delay element is programmed by the implementation software to introduce a delay on the signal path when necessary to meet the hold time requirements for the destination logic element. The optional delay is designed to be large enough to overcome hold-time violations even for the largest possible clock skew and the smallest possible signal delay. When no hold time violation occurs, the optional delay element is configured to bypass the additional delay, to avoid imposing a large setup requirement on the signal.
    • 在PLD中实现的设计中避免持续时间违规的结构和方法。 在可编程设备中，信号路径的延迟例如取决于信号的源和目的地之间的间隔而变化。 在可编程互连结构和具有相对于源的时钟偏移的目的地逻辑元件之间提供可选的延迟元件。 可选延迟元件由实现软件编程，以在必要时在信号路径上引入延迟以满足目的地逻辑元件的保持时间要求。 可选延迟被设计为足够大，以克服即使对于最大可能的时钟偏移和尽可能小的信号延迟的保持时间违规。 当没有发生保持时间违规时，可选的延迟元件被配置为绕过附加延迟，以避免对信号施加大的设置要求。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 4. 发明授权
      US08120382B2 Programmable integrated circuit with mirrored interconnect structure 有权
    • Programmable integrated circuit with mirrored interconnect structure
    • 具有镜像互连结构的可编程集成电路
    • US08120382B2
    • 2012-02-21
    • US12718848
    • 2010-03-05
    • Trevor J. Bauer , Ramakrishna K. Tanikella , Steven P. Young
    • Trevor J. Bauer , Ramakrishna K. Tanikella , Steven P. Young
    • H03K19/177
    • H03K19/17796
    • A programmable integrated circuit (IC) with mirrored interconnect structure. The IC includes a plurality of arrangements, which are horizontally arranged. Each arrangement includes a first logic column, an interconnect column, and a second logic column. Each interconnect column includes programmable interconnect blocks (148), and each of the first and second logic columns includes programmable logic blocks. Each programmable interconnect block provides a plurality of first input and output ports on a first side and a plurality of second input and output ports on a second side. The first ports and the first side of each of the programmable interconnect blocks physically mirror the second ports and the second side of the programmable interconnect block. The ports of the programmable interconnect blocks are coupled to the ports of the programmable logic blocks in the first and second logic columns.
    • 具有镜像互连结构的可编程集成电路（IC）。 IC包括水平布置的多个布置。 每个布置包括第一逻辑列，互连列和第二逻辑列。 每个互连列包括可编程互连块（148），并且第一和第二逻辑列中的每一个包括可编程逻辑块。 每个可编程互连块在第一侧上提供多个第一输入和输出端口以及在第二侧上提供多个第二输入和输出端口。 每个可编程互连块的第一端口和第一侧物理地镜像可编程互连块的第二端口和第二侧。 可编程互连块的端口耦合到第一和第二逻辑列中的可编程逻辑块的端口。
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    • 6. 发明授权
      US07199610B1 Integrated circuit interconnect structure having reduced coupling between interconnect lines 有权
    • Integrated circuit interconnect structure having reduced coupling between interconnect lines
    • 集成电路互连结构具有减少互连线之间的耦合
    • US07199610B1
    • 2007-04-03
    • US11152360
    • 2005-06-14
    • Steven P. Young , Ramakrishna K. Tanikella , Sanjiv Stokes
    • Steven P. Young , Ramakrishna K. Tanikella , Sanjiv Stokes
    • H03K19/177
    • H03K19/17736
    • An interconnect structure in which “diagonal” and “straight” interconnect lines are interleaved to minimize coupling between adjacent interconnect lines. An interconnect structure for an integrated circuit comprises rows and columns of tiles. Interconnect lines extend at least in part along a first column of the tiles, the interconnect lines including straight and diagonal interconnect lines. A “straight” interconnect line interconnects at least two tiles in the first column, and a “diagonal” interconnect line interconnects a tile in the first column with at least one tile in a different column and row. The interconnect lines are laid out in parallel fashion such that no straight interconnect line is physically adjacent to more than one other straight interconnect line, and no diagonal interconnect line is physically adjacent to more than one other diagonal interconnect line. Optionally, no two physically adjacent interconnect lines drive in the same direction within the first column.
    • 互连结构，其中“对角线”和“直”互连线被交织以最小化相邻互连线之间的耦合。 用于集成电路的互连结构包括行和列的瓦片。 互连线至少部分地沿着瓦片的第一列延伸，所述互连线包括直线和对角互连线。 “直”互连线将第一列中的至少两个瓦片互连，并且“对角线”互连线将第一列中的瓦片与不同列和行中的至少一个瓦片互连。 互连线以平行的方式布置，使得没有直线互连线在物理上与多于另一条直的互连线相邻，并且对角互连线在物理上与多于一个其它对角线互连线相邻。 可选地，没有两个物理上相邻的互连线在第一列内沿相同的方向驱动。
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    • 8. 发明授权
      US07312631B1 Structures and methods for avoiding hold time violations in a programmable logic device 有权
    • Structures and methods for avoiding hold time violations in a programmable logic device
    • 用于避免可编程逻辑器件中的保持时间违规的结构和方法
    • US07312631B1
    • 2007-12-25
    • US11264405
    • 2005-11-01
    • Trevor J. Bauer , Ramakrishna K. Tanikella , Steven P. Young
    • Trevor J. Bauer , Ramakrishna K. Tanikella , Steven P. Young
    • H03K19/177 , H03K19/173 , H03K19/00
    • H03K19/17736 , H03K19/00323
    • Structures and methods of avoiding hold time violations in a design implemented in a PLD. In a programmable device, the delay of a signal path varies, e.g., depending on the separation between the source and destination of the signal. An optional delay element is provided between a programmable interconnect structure and a destination logic element having a clock skew relative to the source. The optional delay element is programmed by the implementation software to introduce a delay on the signal path when necessary to meet the hold time requirements for the destination logic element. The optional delay is designed to be large enough to overcome hold-time violations even for the largest possible clock skew and the smallest possible signal delay. When no hold time violation occurs, the optional delay element is configured to bypass the additional delay, to avoid imposing a large setup requirement on the signal.
    • 在PLD中实现的设计中避免持续时间违规的结构和方法。 在可编程设备中，信号路径的延迟例如取决于信号的源和目的地之间的间隔而变化。 在可编程互连结构和具有相对于源的时钟偏移的目的地逻辑元件之间提供可选的延迟元件。 可选延迟元件由实现软件编程，以在必要时在信号路径上引入延迟以满足目的地逻辑元件的保持时间要求。 可选延迟被设计为足够大，以克服即使对于最大可能的时钟偏移和尽可能小的信号延迟的保持时间违规。 当没有发生保持时间违规时，可选的延迟元件被配置为绕过附加延迟，以避免对信号施加大的设置要求。
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    • 9. 发明授权
      US06933747B1 Structures and methods of testing interconnect structures in programmable logic devices 有权
    • Structures and methods of testing interconnect structures in programmable logic devices
    • 在可编程逻辑器件中测试互连结构的结构和方法
    • US06933747B1
    • 2005-08-23
    • US10684183
    • 2003-10-10
    • Trevor J. Bauer , Steven P. Young , Ramakrishna K. Tanikella
    • Trevor J. Bauer , Steven P. Young , Ramakrishna K. Tanikella
    • G01R31/28 , G01R31/317 , G01R31/3185 , H03K19/173 , H03K19/177
    • H03K19/17764 , G01R31/2853 , G01R31/31723 , G01R31/318516 , H03K19/17736
    • Structures enabling the efficient testing of interconnect in programmable logic devices (PLDS), and methods utilizing these structures. A PLD includes a non-homogeneous array of programmable logic blocks and an array of standardized interconnect blocks, where the same interconnect block is used for different types of logic blocks. Coupled between each of the interconnect blocks and the associated logic block is a standardized test structure, allowing the same test configuration to be used for each interconnect block even though the interconnect blocks are associated with logic blocks of different types. In some embodiments, one or more types of logic blocks are not associated with standardized test structures. These logic blocks are coupled directly to their associated interconnect blocks, and are preferably of a type that can be configured to emulate the standardized test structure. Thus, by a correct application of configuration data all of the interconnect blocks display the same behavior.
    • 能够对可编程逻辑器件（PLDS）中的互连进行有效测试的结构以及利用这些结构的方法。 PLD包括可编程逻辑块的非均匀阵列和标准化互连块阵列，其中相同的互连块用于不同类型的逻辑块。 在每个互连块和相关联的逻辑块之间耦合是标准化的测试结构，允许将相同的测试配置用于每个互连块，即使互连块与不同类型的逻辑块相关联。 在一些实施例中，一个或多个类型的逻辑块不与标准化测试结构相关联。 这些逻辑块直接耦合到它们相关联的互连块，并且优选地是可被配置为模拟标准化测试结构的类型。 因此，通过配置数据的正确应用，所有互连块都显示相同的行为。
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