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    • 4. 发明授权
      US08406080B2 Data output control circuit of a double data rate (DDR) synchronous semiconductor memory device responsive to a delay locked loop (DLL) clock and method thereof 有权
    • Data output control circuit of a double data rate (DDR) synchronous semiconductor memory device responsive to a delay locked loop (DLL) clock and method thereof
    • 响应于延迟锁定环（DLL）时钟的双倍数据速率（DDR）同步半导体存储器件的数据输出控制电路及其方法
    • US08406080B2
    • 2013-03-26
    • US12940727
    • 2010-11-05
    • Hee-Jin Byun
    • Hee-Jin Byun
    • G11C7/22
    • G11C7/22 , G11C7/1051 , G11C7/1066 , G11C7/222
    • A semiconductor memory device using system clock with a high frequency can maintain a constant operation margin even in the change of operation environments including voltage level, temperature, and process. The semiconductor memory device includes an output control signal generator configured to be responsive to a read pulse that is activated in response to a read command, to generate an odd number of first output source signals corresponding to a rising edge of a system clock and a even number of second output source signals corresponding to a falling edge of the system clock, and an output enable signal generator configured to generate a first rising enable signal and a falling enable signal on the basis of the first output source signal and generate a second rising enable signal on the basis of the second output source signal, according to column address strobe (CAS) latencies, the first rising enable signal being activated earlier than the second rising enable signal by a half cycle of the system clock.
    • 即使在包括电压水平，温度和过程的操作环境的变化中，使用具有高频率的系统时钟的半导体存储器件也可以保持恒定的操作余量。 半导体存储器件包括：输出控制信号发生器，被配置为响应于读取命令被激活的读取脉冲，以产生与系统时钟的上升沿对应的奇数个第一输出源信号， 与系统时钟的下降沿相对应的第二输出源信号的数量;以及输出使能信号发生器，被配置为基于第一输出源信号产生第一上升使能信号和下降使能信号，并产生第二上升使能 基于第二输出源信号的信号，根据列地址选通（CAS）延迟，第一上升使能信号比第二上升使能信号早于系统时钟的半个周期被激活。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 5. 发明授权
      US08164963B2 Semiconductor memory device 有权
    • Semiconductor memory device
    • 半导体存储器件
    • US08164963B2
    • 2012-04-24
    • US12647951
    • 2009-12-28
    • Hee-Jin Byun
    • Hee-Jin Byun
    • G11C8/00
    • G11C7/1051 , G11C7/1066 , G11C8/18
    • A semiconductor memory device includes: a first strobe signal generation unit configured to generate a first rising strobe signal in response to a rising DLL clock signal; a second strobe signal generation unit configured to generate a second rising strobe signal in response to a falling DLL clock signal, the second rising strobe signal having an opposite phase to the first rising strobe signal and being activated at the same timing as the first rising strobe signal; a third strobe signal generation unit configured to generate a first falling strobe signal in response to the falling DLL clock signal; and a fourth strobe signal generation unit configured to generate a second falling strobe signal in response to the rising DLL clock signal, the second falling strobe signal having an opposite phase to the first falling strobe signal and being activated at the same timing as the first falling strobe signal.
    • 半导体存储器件包括：第一选通信号生成单元，被配置为响应于升高的DLL时钟信号产生第一上升选通信号; 第二选通信号生成单元，被配置为响应于下降的DLL时钟信号产生第二上升选通信号，所述第二上升选通信号与所述第一上升选通信号具有相反相位，并且在与所述第一上升选通相同的定时被激活 信号; 第三选通信号生成单元，被配置为响应于所述下降的DLL时钟信号而产生第一下降选通信号; 以及第四选通信号生成单元，被配置为响应于所述升高的DLL时钟信号产生第二下降选通信号，所述第二下降选通信号具有与所述第一下降选通信号相反的相位，并且在与所述第一下降选通信号相同的定时被激活 频闪信号。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 9. 发明授权
      US07852707B2 Data output control circuit of a double data rate (DDR) synchronous semiconductor memory device responsive to a delay locked loop (DLL) clock 有权
    • Data output control circuit of a double data rate (DDR) synchronous semiconductor memory device responsive to a delay locked loop (DLL) clock
    • 响应于延迟锁定环（DLL）时钟的双倍数据速率（DDR）同步半导体存储器件的数据输出控制电路
    • US07852707B2
    • 2010-12-14
    • US12128261
    • 2008-05-28
    • Hee-Jin Byun
    • Hee-Jin Byun
    • G11C7/22
    • G11C7/22 , G11C7/1051 , G11C7/1066 , G11C7/222
    • A semiconductor memory device using system clock with a high frequency can maintain a constant margin of operation even with a changed operating environment including voltage level, temperature, and process. The semiconductor memory device includes a data output control circuit configured to control data outputted in synchronization with a falling edge of a system clock using a first output source signal corresponding to a rising edge of the system clock, and to control data outputted in synchronization with the rising edge of the system clock using a second output source signal corresponding to a falling edge of the system clock, and a data output circuit configured to output data, the data output circuit being controlled by the data output control circuit.
    • 使用具有高频率的系统时钟的半导体存储器件即使在包括电压电平，温度和工艺的变化的工作环境下也能保持恒定的工作裕度。 半导体存储装置包括：数据输出控制电路，被配置为使用与系统时钟的上升沿相对应的第一输出源信号来控制与系统时钟的下降沿同步输出的数据，并且控制与 所述系统时钟的上升沿使用对应于所述系统时钟的下降沿的第二输出源信号，以及数据输出电路，被配置为输出数据，所述数据输出电路由所述数据输出控制电路控制。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 10. 发明授权
      US07843744B2 Semiconductor memory device and operation method thereof 有权
    • Semiconductor memory device and operation method thereof
    • 半导体存储器件及其操作方法
    • US07843744B2
    • 2010-11-30
    • US12165083
    • 2008-06-30
    • Hee-Jin Byun
    • Hee-Jin Byun
    • G11C7/00
    • G11C7/1072 , G11C7/1078 , G11C7/1087 , G11C7/1093 , G11C7/1096 , G11C7/22
    • A semiconductor memory device that generates a data strobe reset signal for preventing ring-back of a data strobe signal, and an operation method thereof. The semiconductor memory device includes a pulse signal generating unit for generating first and second pulse signals by synchronizing a write instruction with first and second internal clock signals, a reset signal generating unit for generating a reset signal having an activation width setup in response to the first and second pulse signals, and a data strobe reset signal generating unit for generating a data strobe reset signal by shifting the second pulse signal as much as a predetermined burst length and limiting an activation period of the data strobe reset signal in response to the reset signal.
    • 一种产生用于防止数据选通信号反转的数据选通复位信号的半导体存储器件及其操作方法。 半导体存储器件包括脉冲信号产生单元，用于通过使写入指令与第一和第二内部时钟信号同步来产生第一和第二脉冲信号;复位信号产生单元，用于产生具有响应于第一和第二信号的激活宽度设置的复位信号 和第二脉冲信号，以及数据选通复位信号生成单元，用于通过将第二脉冲信号移位多达预定突发长度来产生数据选通复位信号，并且响应于复位信号限制数据选通复位信号的激活周期 。
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