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    • 1. 发明授权
      US06195764B1 Data encoder/decoder for a high speed serial link 失效
    • Data encoder/decoder for a high speed serial link
    • 用于高速串行链路的数据编码器/解码器
    • US06195764B1
    • 2001-02-27
    • US09013959
    • 1998-01-27
    • Stephen A. Caldara , Michael Sluyski , Raymond L. Strouble
    • Stephen A. Caldara , Michael Sluyski , Raymond L. Strouble
    • H02H305
    • H03M13/31 , G06T9/005 , H03M5/145
    • An encoder/decoder is disclosed which is operative to convert an 8 bit value to a ten bit serial run length limited code for transmission over a serial data link. The encoding technique maintains DC balance within 2 bits over a single ten bit word and compensates for DC imbalance by inverting selected words in the transmission sequence to correct for a DC imbalance resulting from the transmission of a prior unbalanced word. One or more encoding lookup tables are employed at the encoder to map each byte into a ten bit run length limited code for serialization and transmission over the serial data link. A second decoding lookup table is employed at the decoder to map the received 10 bit run length limited code into the original 8 bit value.
    • 公开了一种编码器/解码器，其可操作以将8位值转换为十位串行运行长度限制码，以便通过串行数据链路进行传输。 编码技术通过在单个十位字中保持2位内的DC平衡，并且通过反转传输序列中的所选择的字来补偿DC不平衡，以校正由于先前不平衡字的传输导致的直流不平衡。 编码器采用一个或多个编码查找表，将每个字节映射为十位运行长度限制码，用于串行化和通过串行数据链路的传输。 在解码器处采用第二解码查找表将接收的10位游程长度限制码映射到原始8位值。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 5. 发明授权
      US06425107B1 Data encoder/decoder for a high speed serial link 失效
    • Data encoder/decoder for a high speed serial link
    • 用于高速串行链路的数据编码器/解码器
    • US06425107B1
    • 2002-07-23
    • US09687289
    • 2000-10-13
    • Stephen A. Caldara , Raymond L. Strouble , Michael Sluyski
    • Stephen A. Caldara , Raymond L. Strouble , Michael Sluyski
    • H03M1300
    • H03M13/31 , G06T9/005 , H03M5/145
    • An encoder/decoder is disclosed which is operative to convert an 8 bit value to a ten bit serial run length limited code for transmission over a serial data link. The encoding technique maintains DC balance within 2 bits over a single ten bit word and compensates for DC imbalance by inverting selected words in the transmission sequence to correct for a DC imbalance resulting from the transmission of a prior unbalanced word. One or more encoding lookup tables are employed at the encoder to map each byte into a ten bit run length limited code for serialization and transmission over the serial data link. A second decoding lookup table is employed at the decoder to map the received 10 bit run length limited code into the original 8 bit value.
    • 公开了一种编码器/解码器，其可操作以将8位值转换为十位串行运行长度限制码，以便通过串行数据链路进行传输。 编码技术通过在单个十位字中保持2位内的DC平衡，并且通过反转传输序列中的所选择的字来补偿DC不平衡，以校正由于先前不平衡字的传输导致的直流不平衡。 编码器采用一个或多个编码查找表，将每个字节映射为十位运行长度限制码，用于串行化和通过串行数据链路的传输。 在解码器处采用第二解码查找表将接收的10位游程长度限制码映射到原始8位值。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 9. 发明授权
      US5347648A Ensuring write ordering under writeback cache error conditions 失效
    • Ensuring write ordering under writeback cache error conditions
    • 确保在回写缓存错误条件下的写入顺序
    • US5347648A
    • 1994-09-13
    • US914777
    • 1992-07-15
    • Rebecca L. Stamm , Ruth I. Bahar , Raymond L. Strouble , Nicholas D. Wade , John H. Edmondson
    • Rebecca L. Stamm , Ruth I. Bahar , Raymond L. Strouble , Nicholas D. Wade , John H. Edmondson
    • F02B75/02 , G06F9/38 , G06F12/08 , G06F11/00
    • G06F9/3836 , G06F12/0804 , G06F12/0811 , G06F12/0815 , G06F12/0831 , G06F9/3857 , F02B2075/025 , G06F2212/1032
    • Writeback transactions from a processor and cache are fed to a main memory through a writeback queue, and non-writeback transactions from the processor and cache are fed to the main memory through a non-writeback queue. When a cache error is detected, an error transition mode (ETM) is entered that provides limited use of the data in the cache; a read or write request for data not owned in the cache is made to the main memory instead of the cache, even when the data is valid in the cache, although owned data is read from the cache. In ETM, when the processor makes a first write request to data not owned in the cache followed by a second write request to data owned in the cache, write data of the first write request is prevented from being received by the main memory after write data of the second request while permitting writeback of the data owned by the cache. Preferably this is done by sending the write requests from the processor through the non-writeback queue, and when a write request accesses data in a block of data owned by the cache, disowning the block of data in the cache and writing the disowned block of data back to the main memory.
    • 来自处理器和高速缓存的回写事务通过写回队列被馈送到主存储器，并且来自处理器和高速缓存的非回写事务通过非回写队列被馈送到主存储器。 当检测到高速缓存错误时，输入错误转换模式（ETM），其提供高速缓存中数据的有限使用; 尽管在高速缓存中读取所有的数据，但是即使数据在高速缓存中有效，对高速缓存中不拥有的数据的读取或写入请求也作为主存储器而不是高速缓存。 在ETM中，当处理器对高速缓存中不拥有的数据进行第一次写入请求，接着对高速缓存中拥有的数据进行第二次写入请求时，在写入数据后，防止第一个写请求的写入数据被主存储器接收 的第二个请求，同时允许回写高速缓存所拥有的数据。 优选地，这是通过从处理器通过非回写队列发送写请求来完成的，并且当写请求访问由高速缓存所拥有的数据块中的数据时，不知道高速缓存中的数据块并写入不存在的块 数据回到主内存。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
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