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    • 6. 发明授权
      US06704863B1 Low-latency DMA handling in pipelined processors 有权
    • Low-latency DMA handling in pipelined processors
    • 流水线处理器中的低延迟DMA处理
    • US06704863B1
    • 2004-03-09
    • US09594219
    • 2000-06-14
    • Somnath Paul , Gregory H. Efland
    • Somnath Paul , Gregory H. Efland
    • G06F938
    • G06F9/3861 , G06F9/3802 , G06F9/3867
    • A method, system and processor are provided for minimizing latency and loss of processor bandwidth in a pipelined processor when responding to an interrupt. The method advantageously avoids emptying and refilling the processor's instruction pipeline in order to service an interrupt request. Instead, a short sequence of instructions comprising the interrupt response is inserted into the pipeline. Normal pipeline operation stalls while the inserted instructions execute, but since flow is not disrupted the loss in bandwidth is not as great as if the pipeline were flushed. Furthermore, direct insertion of the instructions into the pipeline avoids the need for the processor to save its context and branch to an interrupt service routine in memory; this results in much faster response in servicing the interrupt, thereby reducing latency. In the preferred embodiment, the method applies to a pipelined processor having a RISC (Reduced Instruction Set Computer) architecture, which receives interrupt requests from one or more DMA memory controllers. The instructions inserted into the pipeline compute block address information for a DMA transfer. A system and processor implementing the method are disclosed, based on an enhancement of a conventional RISC processor design, and making use of registers and other existing logic resources within the processor. It is shown that the enhanced processor can respond to DMA interrupts with shorter latency and a smaller reduction in processor bandwidth than if conventional interrupt handling were used.
    • 提供了一种方法，系统和处理器，用于在响应中断时最小化流水线处理器中的处理器带宽的延迟和丢失。 该方法有利地避免了排空和重新填充处理器的指令流水线以便服务于中断请求。 相反，将包含中断响应的简短指令序列插入流水线。 正常的流水线操作在插入的指令执行时停止，但是由于流量不会中断，带宽的损失不如管道被冲洗的那么大。 此外，将指令直接插入到管线中避免了处理器将其上下文和分支保存到存储器中的中断服务程序的需要; 这导致在服务中断时响应更快，从而减少了延迟。 在优选实施例中，该方法适用于具有从一个或多个DMA存储器控制器接收中断请求的RISC（精简指令集计算机）架构的流水线处理器。 插入流水线的指令可计算DMA传输的块地址信息。 基于常规RISC处理器设计的增强以及利用处理器内的寄存器和其他现有逻辑资源，公开了实现该方法的系统和处理器。 显示出增强型处理器可以以较短的延迟响应DMA中断，并且比使用常规中断处理更小的处理器带宽减少。
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    • 9. 发明授权
      US06721878B1 Low-latency interrupt handling during memory access delay periods in microprocessors 有权
    • Low-latency interrupt handling during memory access delay periods in microprocessors
    • 微处理器内存访问延迟期间的低延迟中断处理
    • US06721878B1
    • 2004-04-13
    • US09594218
    • 2000-06-14
    • Somnath Paul , Gregory H. Efland
    • Somnath Paul , Gregory H. Efland
    • G06F1300
    • G06F13/24
    • A method and processor configured to handle an exception may employ a “retry” signal, which may be associated with a memory access attempt by the processor. The retry signal determines if an exception is to be serviced during a period in which the memory access is delayed. In one embodiment for which the exception is an interrupt, the retry signal is asserted when memory access is delayed and the processor may proceed to service an interrupt request during this period of delayed memory access, regardless of the degree of completion of an instruction by the processor. During a period of delayed memory access, the processor may suspend instruction execution until the memory access becomes available. Upon completion of servicing the interrupt, the processor may resume instruction execution beginning with the last instruction attempted before the suspension of the instruction execution due to the delayed memory access. In one embodiment, the processor may include interrupt handling logic to enable initiation of interrupt service in response to an interrupt request and may further include address selection logic to select an instruction address associated with a delayed memory access.
    • 配置成处理异常的方法和处理器可以采用可以与处理器的存储器访问尝试相关联的“重试”信号。 重试信号确定在存储器访问被延迟的时段期间是否要处理异常。 在异常是中断的一个实施例中，当存储器访问被延迟时，重试信号被断言，并且处理器可以在延迟存储器访问的该周期期间继续服务中断请求，而不管由什么程度的指令完成 处理器。 在延迟存储器访问期间，处理器可以暂停指令执行，直到存储器存取可用。 在中断服务完成后，由于延迟的存储器访问，处理器可以在暂停指令执行之前尝试的最后一条指令开始执行指令执行。 在一个实施例中，处理器可以包括中断处理逻辑，以响应于中断请求启动中断服务，并且还可以包括地址选择逻辑以选择与延迟存储器访问相关联的指令地址。
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