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    • 75. 发明授权
      US08199575B2 Memory cell array of memory 有权
    • Memory cell array of memory
    • 内存单元阵列的内存
    • US08199575B2
    • 2012-06-12
    • US12684498
    • 2010-01-08
    • Chung-Kuang Chen
    • Chung-Kuang Chen
    • G11C11/34
    • G11C16/30 , G11C16/0483 , G11C16/10
    • A memory cell array of a memory comprises a main memory cell array, including local bit lines, word lines and memory cells, and a selected array, including a global bit line, a bit line transistor (BLT) control line, a transistor and a fixed value memory cell. The local bit lines comprise first and second local bit lines. Each memory cell for storing data corresponds and is connected to one local bit line and one word line. The transistor is coupled to the global bit line, first local bit line and BLT control line, and selectively turns on to connect the global bit line to the first local bit line. The fixed value memory cell coupled to the global bit line, second local bit line, and BLT control line is programmed to a fixed value so that a threshold voltage thereof is greater than a threshold voltage of the transistor.
    • 存储器的存储单元阵列包括主存储单元阵列，其包括本地位线，字线和存储单元，以及包括全局位线，位线晶体管（BLT）控制线，晶体管和 固定值存储单元。 局部位线包括第一和第二局部位线。 用于存储数据的每个存储单元对应并连接到一个本地位线和一个字线。 晶体管耦合到全局位线，第一局部位线和BLT控制线，并选择性地导通以将全局位线连接到第一局部位线。 耦合到全局位线，第二局部位线和BLT控制线的固定值存储单元被编程为固定值，使得其阈值电压大于晶体管的阈值电压。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 76. 发明授权
      US08004899B2 Memory array and method of operating a memory 有权
    • Memory array and method of operating a memory
    • 内存阵列和操作内存的方法
    • US08004899B2
    • 2011-08-23
    • US12398397
    • 2009-03-05
    • Chih-He Chiang , Chung-Kuang Chen , Han-Sung Chen
    • Chih-He Chiang , Chung-Kuang Chen , Han-Sung Chen
    • G11C16/04
    • G11C16/0491 , G11C16/26
    • A memory array is shown, including memory cells with source and drain doped regions, and global bit lines coupled to the doped regions via select transistors. The connections of the select transistors are configured such that the respective loading capacitances of two global bit lines respectively coupled to the source and the drain of a memory cell to be read do not vary with the memory cell to be read. A method of operating the memory array is also shown, including, in reading a selected memory cell, applying voltages to the gate, the drain and the source thereof respectively from a word line, a first global bit line and a neighboring second global bit line, and turning on a select transistor coupled to a third global bit line separate from the first and the second ones by at least one other global bit line.
    • 示出了存储器阵列，包括具有源极和漏极掺杂区域的存储器单元，以及经由选择晶体管耦合到掺杂区域的全局位线。 选择晶体管的连接被配置为使得分别耦合到要读取的存储器单元的源极和漏极的两个全局位线的相应负载电容不随着要读取的存储器单元而变化。 还示出了操作存储器阵列的方法，包括在读取所选择的存储器单元时，分别从字线，第一全局位线和相邻的第二全局位线向栅极，漏极和源极施加电压 并且接通耦合到与第一和第二全局位线分开的第三全局位线的选择晶体管至少一个其它全局位线。
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