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    • 61. 发明授权
      US6003125A High performance adder for multiple parallel add operations 失效
    • High performance adder for multiple parallel add operations
    • 高性能加法器，用于多个并行加法运算
    • US6003125A
    • 1999-12-14
    • US12381
    • 1998-01-23
    • David Shippy
    • David Shippy
    • G06F7/50 , G06F7/507 , G06F7/42 , G06F7/44
    • G06F7/507 , G06F2207/382 , G06F2207/3828
    • An adder unit for a microprocessor, being capable, in response to a first control signal, of adding two full word data values, stored in a first storage location and in a second storage location, respectively, and being capable, in response to a second control signal, of adding in parallel four half word data values, a first half word data value and a second half word data value being stored in the first storage location at the low half and the high half thereof, respectively, and a third half word data value and a fourth half word data value being stored in the second storage location at the low half and the high half thereof, respectively. The adder unit includes a first half word adder, arranged so as to add the first half word and the third half word to provide a first sum output of the adder unit, and a first carry out signal. The adder unit also includes a second half word adder arranged so as to add the second half word and the fourth half word, with a carry-in of 0 to provide a second sum output. The adder unit also includes a third half word adder arranged so as to add the second half word and the fourth half word, with a carry-in of 1 to provide a third sum output. Finally, the adder unit includes logic responsive to the first and the second control signals such that when the first control signal is present and the first carry-out signal is a 0, the logic provides the second sum output as a second sum output of the adder, to be concatenated with the first sum output of the adder, but, when the first control signal is present and the first carry-out signal is a 1, the logic provides the third sum output as a second sum output of the adder, to be concatonated with the first sum output of the adder. On the othe hand, when the second control signal is present, the logic provides the second sum output as a second sum output of the adder.
    • 一种用于微处理器的加法器单元，其能够响应于第一控制信号分别存储在第一存储位置和第二存储位置中的两个全字数据值，并且能够响应于第二控制信号 控制信号，分别并入四个半字数据值，第一半字数据值和第二半字数据值分别存储在第一存储位置的低半部和高半部，第三半字 数据值和第四半字数据值分别存储在第二存储位置的低半部和高半部。 加法器单元包括第一半字加法器，其被布置为将第一半字和第三半字相加以提供加法器单元的第一和输出和第一进位信号。 加法器单元还包括第二半字加法器，其被布置以便以0的进位输入来添加第二半字和第四半字，以提供第二和输出。 加法器单元还包括第三半字加法器，其被布置为以第二半字和第四半字相加，进位输入为1以提供第三和输出。 最后，加法器单元包括响应于第一和第二控制信号的逻辑，使得当存在第一控制信号并且第一进位输出信号为0时，逻辑提供第二和输出作为第二和输出 加法器，与加法器的第一和输出连接，但是当存在第一控制信号并且第一进位输出信号为1时，逻辑提供第三和输出作为加法器的第二和输出， 与加法器的第一和输出相加。 另一方面，当存在第二控制信号时，逻辑提供第二和输出作为加法器的第二和输出。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 64. 发明授权
      US3730425A Binary two{40 s complement multiplier processing two multiplier bits per cycle 失效
    • Binary two{40 s complement multiplier processing two multiplier bits per cycle
    • 二进制二十（40 S）补充乘法器每周期加工两个乘法器位
    • US3730425A
    • 1973-05-01
    • US3730425D
    • 1971-05-03
    • HONEYWELL INF SYSTEMS
    • KINDELL J , TRUBISKY L
    • G06F7/42 , G06F7/52
    • G06F7/5338
    • Multiplication apparatus is described which operates on 2''s complement operands by a series of partial product formation cycles and generates the product of the operands in an accumulator register. For each cycle, a pair of the n multiplier bits is processed, right to left. On the basis of each bit pair configuration and the next multiplier bit, the accumulated partial product is shifted 2 bits right and a selected multiple (0, 1/2 or 1) of the multiplicand is added to or subtracted from the partial product accumulator register. Special initialization logic is restricted to loading the multiplier into an operand register, shifted one bit to the left, with a zero fill in the least significant bit position, and no special logic is required for correct termination after n/2 cycles, regardless of operand sign combinations.
    • 描述了通过一系列部分乘积形成周期对2的补码操作数进行操作的乘法装置，并且产生累加器寄存器中的操作数的乘积。 对于每个周期，一对n个乘法器位从右到左进行处理。 基于每个位对配置和下一个乘法器位，累加的部分乘积向右移位2位，被乘数的选定倍数（0，1/2或1）被加到部分乘积累加器寄存器 。 特殊初始化逻辑被限制为将乘法器加载到操作数寄存器中，向左移位一位，在最低有效位位置以零填充，并且无论操作数如何，都不需要特殊逻辑来在n / 2个周期之后正确终止 符号组合。
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