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    • 52. 发明申请
      US20090283829A1 FINFET WITH A V-SHAPED CHANNEL 审中-公开
    • FINFET WITH A V-SHAPED CHANNEL
    • FINFET与V形通道
    • US20090283829A1
    • 2009-11-19
    • US12119515
    • 2008-05-13
    • Thomas W. Dyer , Haining S. Yang
    • Thomas W. Dyer , Haining S. Yang
    • H01L21/8238 , H01L27/092
    • H01L29/785 , H01L29/045 , H01L29/66818
    • A fin-type field effect transistor (finFET) structure comprises a substrate having a planar upper surface, an elongated fin on the planar upper surface of the substrate (wherein the length and the height of the fin are greater that the width of the fin) and an elongated gate conductor on the planar upper surface of the substrate. The length and the height of the gate conductor are greater than the width of the gate conductor. The fin comprises a center section comprising a semiconducting channel region and end sections distal to the channel region. The end sections of the fin comprise conductive source and drain regions. The gate conductor covers the channel region of the fin. The sidewalls of the channel region comprise a different crystal orientation than the sidewalls of the source and drain regions.
    • 鳍式场效应晶体管（finFET）结构包括具有平坦上表面的基板，在基板的平面上表面上的细长翅片（其中鳍的长度和高度大于翅片的宽度） 以及在基板的平面上表面上的细长栅极导体。 栅极导体的长度和高度大于栅极导体的宽度。 翅片包括中心部分，其包括半导体沟道区域和远离沟道区域的端部区段。 翅片的端部部分包括导电源极和漏极区域。 栅极导体覆盖鳍片的沟道区域。 沟道区的侧壁包括与源区和漏区的侧壁不同的晶体取向。
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    • 53. 发明申请
      US20090256173A1 COMPLEMENTARY FIELD EFFECT TRANSISTORS HAVING EMBEDDED SILICON SOURCE AND DRAIN REGIONS 有权
    • COMPLEMENTARY FIELD EFFECT TRANSISTORS HAVING EMBEDDED SILICON SOURCE AND DRAIN REGIONS
    • 具有嵌入式硅源和漏区的补充场效应晶体管
    • US20090256173A1
    • 2009-10-15
    • US12103301
    • 2008-04-15
    • Xiangdong Chen , Thomas W. Dyer , Haining S. Yang
    • Xiangdong Chen , Thomas W. Dyer , Haining S. Yang
    • H01L27/092 , H01L21/8238
    • H01L21/823807 , H01L21/8258 , H01L29/1054 , H01L29/165 , H01L29/66636 , H01L29/7848
    • A method is provided of fabricating complementary stressed semiconductor devices, e.g., an NFET having a tensile stressed channel and a PFET having a compressive stressed channel. In such method, a first semiconductor region having a lattice constant larger than silicon can be epitaxially grown on an underlying semiconductor region of a substrate. The first semiconductor region can be grown laterally adjacent to a second semiconductor region which has a lattice constant smaller than that of silicon. Layers consisting essentially of silicon can be grown epitaxially onto exposed major surfaces of the first and second semiconductor regions after which gates can be formed which overlie the epitaxially grown silicon layers. Portions of the first and second semiconductor regions adjacent to the gates can be removed to form recesses. Regions consisting essentially of silicon can be grown within the recesses to form embedded silicon regions. Source and drain regions then can be formed in the embedded silicon regions. The difference between the lattice constant of silicon and that of the underlying first and second regions results in tensile stressed silicon over the first semiconductor region and compressive stressed silicon over the second semiconductor region.
    • 提供了制造互补应力半导体器件的方法，例如具有拉伸应力通道的NFET和具有压应力通道的PFET。 在这种方法中，可以在衬底的下面的半导体区域外延生长具有大于硅的晶格常数的第一半导体区域。 第一半导体区域可以与具有比硅的晶格常数小的晶格常数的第二半导体区域横向生长。 基本上由硅组成的层可以外延生长到第一和第二半导体区域的暴露的主表面上，之后可以形成覆盖外延生长的硅层的栅极。 可以去除与栅极相邻的第一和第二半导体区域的部分以形成凹部。 基本上由硅组成的区域可以在凹槽内生长以形成嵌入的硅区域。 然后可以在嵌入的硅区域中形成源区和漏区。 硅的晶格常数和下面的第一和第二区域的晶格常数之间的差异导致第一半导体区域上的拉伸应力硅和第二半导体区域上的压应力硅。
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    • 54. 发明授权
      US07572692B2 Complementary transistors having different source and drain extension spacing controlled by different spacer sizes 有权
    • Complementary transistors having different source and drain extension spacing controlled by different spacer sizes
    • 具有由不同间隔物尺寸控制的不同源极和漏极扩展间隔的互补晶体管
    • US07572692B2
    • 2009-08-11
    • US11191426
    • 2005-07-27
    • Haining S. Yang
    • Haining S. Yang
    • H01L21/8238 , H01L21/336
    • H01L29/7843 , H01L21/823814 , H01L21/823864 , H01L29/0615 , H01L29/1083 , H01L29/6656
    • Disclosed is a method of forming an integrated circuit structure having first-type transistors, such as P-type field effect transistors (PFETs) and complementary second-type transistors, such as N-type field effect transistors (NFETs) on the same substrate. More specifically, the invention forms gate conductors above channel regions in the substrate, sidewall spacers adjacent the gate conductors, and source and drain extensions in the substrate. The sidewall spacers are larger (extend further from the gate conductor) in the PFETs than in the NFETs. The sidewall spacers align the source and drain extensions during the implanting process. Therefore, the larger sidewall spacers position (align) the source and drain implants further from the channel region for the PFETs when compared to the NFETs. Then, during the subsequent annealing processes, the faster moving PFET impurities will be restrained from diffusing too far into the channel region under the gate conductor. This prevents the short channel effect that occurs when the source and drain impurities extend too far beneath the gate conductor and short out the channel region.
    • 公开了一种在同一衬底上形成诸如P型场效应晶体管（PFET）和诸如N型场效应晶体管（NFET）的互补第二型晶体管的第一型晶体管的集成电路结构的方法。 更具体地，本发明在衬底中的通道区域上方形成栅极导体，邻近栅极导体的侧壁间隔物，以及衬底中的源极和漏极延伸部分。 侧壁间隔物在PFET中比在NFET中更大（从栅极导体延伸）。 在植入过程期间，侧壁间隔件对准源极和漏极延伸部。 因此，当与NFET相比较时，较大的侧壁间隔物用于PFET的沟道区域进一步放置（对准）源极和漏极注入。 然后，在随后的退火工艺中，较快移动的PFET杂质将被抑制在栅极导体下方的沟道区域中扩散得太远。 这防止了当源极和漏极杂质在栅极导体之下太远地延伸并且使沟道区域短时发生的短沟道效应。
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    • 55. 发明授权
      US07545004B2 Method and structure for forming strained devices 失效
    • Method and structure for forming strained devices
    • 形成应变装置的方法和结构
    • US07545004B2
    • 2009-06-09
    • US10907689
    • 2005-04-12
    • Haining S. Yang , Eng Hua Lim
    • Haining S. Yang , Eng Hua Lim
    • H01L29/78 , H01L29/34
    • H01L21/823807 , H01L21/823864 , H01L21/823871
    • A method for manufacturing a device includes mapping extreme vertical boundary conditions of a mask layer based on vertical edges of a deposited first layer and a second layer. The mask layer is deposited over portions of the second layer based on the mapping step. The exposed area of the second layer is etched to form a smooth boundary between the first layer and the second layer. The resist layer is stripped. The resulting device is an improved PFET device and NFET device with a smooth boundary between the first and second layers such that a contact can be formed at the smooth boundary without over etching other areas of the device.
    • 一种用于制造器件的方法包括：基于沉积的第一层和第二层的垂直边缘，对掩模层的极限垂直边界条件进行映射。 基于映射步骤，掩模层沉积在第二层的部分上。 蚀刻第二层的暴露区域以在第一层和第二层之间形成平滑的边界。 剥离抗蚀剂层。 所得到的器件是改进的PFET器件和NFET器件，其在第一和第二层之间具有平滑的边界，使得可以在光滑边界处形成接触，而不会过度蚀刻器件的其它区域。
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    • 58. 发明申请
      US20090032886A1 SEMICONDUCTOR TRANSISTORS HAVING REDUCED DISTANCES BETWEEN GATE ELECTRODE REGIONS 有权
    • SEMICONDUCTOR TRANSISTORS HAVING REDUCED DISTANCES BETWEEN GATE ELECTRODE REGIONS
    • 栅极电极区域之间具有减少的距离的半导体晶体管
    • US20090032886A1
    • 2009-02-05
    • US11830090
    • 2007-07-30
    • Robert C. Wong , Haining S. Yang
    • Robert C. Wong , Haining S. Yang
    • H01L27/088 , H01L21/8234
    • H01L27/088 , H01L21/823437 , H01L21/823475 , H01L27/0207 , Y10S257/903
    • A semiconductor structure and a method for forming the same. The method includes providing a semiconductor structure which includes a semiconductor substrate. The semiconductor substrate includes (i) a top substrate surface which defines a reference direction perpendicular to the top substrate surface and (ii) first and second semiconductor body regions. The method further includes forming (i) a gate divider region and (ii) a gate electrode layer on top of the semiconductor substrate. The gate divider region is in direct physical contact with gate electrode layer. A top surface of the gate electrode layer and a top surface of the gate divider region are essentially coplanar. The method further includes patterning the gate electrode layer resulting in a first gate electrode region and a second gate electrode region. The gate divider region does not overlap the first and second gate electrode regions in the reference direction.
    • 半导体结构及其形成方法。 该方法包括提供包括半导体衬底的半导体结构。 半导体衬底包括（i）限定垂直于顶部衬底表面的参考方向的顶部衬底表面和（ii）第一和第二半导体本体区域。 该方法还包括在半导体衬底的顶部形成（i）栅极分隔区和（ii）栅电极层。 栅极分压器区域与栅极电极层直接物理接触。 栅电极层的顶表面和栅极分隔区的顶表面基本上是共面的。 该方法还包括图案化栅极电极层，形成第一栅电极区域和第二栅电极区域。 栅极分压器区域在参考方向上不与第一和第二栅电极区域重叠。
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    • 59. 发明申请
      US20090014798A1 FINFET SRAM WITH ASYMMETRIC GATE AND METHOD OF MANUFACTURE THEREOF 有权
    • FINFET SRAM WITH ASYMMETRIC GATE AND METHOD OF MANUFACTURE THEREOF
    • 具有不对称栅的FINFET SRAM及其制造方法
    • US20090014798A1
    • 2009-01-15
    • US11776118
    • 2007-07-11
    • Huilong Zhu , Haining S. Yang
    • Huilong Zhu , Haining S. Yang
    • H01L21/84 , H01L27/12
    • H01L27/11 , H01L21/84 , H01L27/1104 , H01L27/1203 , H01L29/785
    • A FinFET SRAM transistor device includes transistors formed on fins with each transistor including a semiconductor channel region within a fin plus a source region and a drain region extending within the fin from opposite sides of the channel region with fin sidewalls having a gate dielectric formed thereon. Bilateral transistor gates extend from the gate dielectric. An asymmetrically doped FinFET transistor has source/drain regions doped with a first dopant type, but the asymmetrically doped FinFET transistor include at least one of the bilateral transistor gate electrode regions on one side of at least one of the fins counterdoped with respect to the first dopant type. The finFET transistors are connected in a six transistor SRAM circuit including two PFET pull-up transistors, two NFET pull down transistors and two NFET passgate transistors.
    • FinFET SRAM晶体管器件包括形成在鳍片上的晶体管，其中每个晶体管包括翅片内的半导体沟道区域加上源极区域和从沟道区域的相对侧在鳍片内延伸的漏极区域，其鳍状侧壁形成有栅极电介质。 双极晶体管栅极从栅极电介质延伸。 非对称掺杂的FinFET晶体管具有掺杂有第一掺杂剂类型的源极/漏极区域，但是非对称掺杂的FinFET晶体管包括至少一个鳍片的至少一个鳍片上的至少一个侧面的双侧晶体管栅极电极区域相对于第一掺杂剂 掺杂剂类型。 finFET晶体管连接在包括两个PFET上拉晶体管，两个NFET下拉晶体管和两个NFET通道晶体管的六晶体管SRAM电路中。
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