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    • 21. 发明授权
      US5507002A Peripheral component interconnect special cycle protocol using soft message IDS 失效
    • Peripheral component interconnect special cycle protocol using soft message IDS
    • 外围组件互连特殊周期协议使用软消息IDS
    • US5507002A
    • 1996-04-09
    • US996278
    • 1992-12-24
    • Thomas F. Heil
    • Thomas F. Heil
    • G06F13/42 , H01J13/00
    • G06F13/4217
    • A Peripheral Component Interconnect (PCI) bus provides component level interconnection of processors, peripherals and memories. A bus protocol mechanism includes a Special Cycle command for defining "soft", i.e., configurable, transaction types for use between devices communicating on the PCI bus. Using the Special Cycle command, two or more devices attached to the bus can establish a device-specific logical signalling channel that expands upon, but does not violate, the PCI specification. This device-specific signalling channel provides logical sideband signaling between PCI bus devices, when such signaling does not require the precise timing or synchronization of physical signals. This allows the systems designer to define necessary sideband signalling without requiring any additional pins on the PCI bus.
    • 外设组件互连（PCI）总线提供处理器，外设和存储器的组件级互连。 总线协议机制包括用于定义“软”的特殊周期命令，即用于在PCI总线上通信的设备之间使用的可配置事务类型。 使用特殊循环命令，连接到总线的两个或多个设备可以建立一个特定于设备的逻辑信号通道，扩展而不违反PCI规范。 当这种信令不需要物理信号的精确定时或同步时，该设备专用信令信道在PCI总线设备之间提供逻辑边带信令。 这允许系统设计者定义必要的边带信令，而不需要PCI总线上的任何附加引脚。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 22. 发明授权
      US5239639A Efficient memory controller with an independent clock 失效
    • Efficient memory controller with an independent clock
    • 具有独立时钟的高效存储控制器
    • US5239639A
    • 1993-08-24
    • US611183
    • 1990-11-09
    • Stephen A. Fischer , Erez Carmel , Thomas F. Heil
    • Stephen A. Fischer , Erez Carmel , Thomas F. Heil
    • G06F12/00 , G06F12/02 , G06F13/16
    • G06F13/1689 , G06F12/0215
    • A means and a method of interfacing a memory controller with a high speed synchronous CPU wherein the CPU clock is independent of the memory controller clock. The CPU clock is connected to both the CPU and a control interface state tracker located externally to the memory controller. The control interface state tracker is then connected to the memory controller. A separate clock independent from the one used with the CPU is coupled to the memory controller and drives the operation of the memory controller. During the operation of the computer system, the CPU makes read or write cycle requests of the memory controller. Such cycles are initiated when the CPU sends a cycle "start" indicator to the state tracker. In response, the state tracker activates a start strobe to the memory controller to start the actual memory cycle. The memory controller receives the CPU address and cycle status and determines the page hit/miss condition of the memory access. Using this information, the appropriate register in the cycle length register file is accessed to obtain a cycle length feedback value indicating the quantity of wait states necessary for the particular memory cycle. This cycle length feedback value is sent to the external control interface state tracker. The state tracker then returns a ready indication to the CPU after the cycle length time has been satisfied as indicated by the cycle length feedback.
    • 存储器控制器与高速同步CPU接口的方法和方法，其中CPU时钟独立于存储器控制器时钟。 CPU时钟连接到位于存储器控制器外部的CPU和控制接口状态跟踪器。 然后，控制接口状态跟踪器连接到存储器控制器。 独立于与CPU一起使用的时钟的单独时钟耦合到存储器控制器并驱动存储器控制器的操作。 在计算机系统的操作期间，CPU对存储器控制器进行读或写周期请求。 当CPU向状态跟踪器发送周期“开始”指示符时，启动这种周期。 作为响应，状态跟踪器激活对存储器控制器的启动选通以开始实际的存储器周期。 存储器控制器接收CPU地址和周期状态，并确定存储器访问的页命中/未命中状态。 使用该信息，访问循环长度寄存器文件中的适当寄存器以获得指示特定存储器周期所需的等待状态量的周期长度反馈值。 该周期长度反馈值被发送到外部控制接口状态跟踪器。 状态跟踪器然后在周期长度反馈已经满足循环长度时间之后，向CPU返回就绪指示。
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