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21. 发明授权

US06775748B2 Methods and apparatus for transferring cache block ownership 有权
标题翻译：用于传输缓存块所有权的方法和设备
公开(公告)号：US06775748B2
公开(公告)日：2004-08-10
申请号：US10057493
申请日：2002-01-24
申请人： Sujat Jamil , Samantha J. Edirisooriya , David E. Miner , R. Frank O'Bleness , Steven J. Tu
发明人： Sujat Jamil , Samantha J. Edirisooriya , David E. Miner , R. Frank O'Bleness , Steven J. Tu
IPC分类号： G06F1200
CPC分类号： G06F12/0833 , Y02D10/13
摘要： Methods and apparatus for transferring cache block ownership from a first cache to a second cache without performing a writeback to a main memory are disclosed. Prior to the ownership transfer, the first cache holds the memory block in an “owned” state, and the second cache holds the same memory block in a “shared” state. Main memory does not yet reflect modifications made to the memory block. When the processor associated with the first cache attempts to write-back the modified memory block to main memory, the second cache asserts a signal to the first cache which cancels the write-back. In addition, the memory block in the second cache changes to an “owned” state. If additional caches also hold the memory block, an arbitration mechanism selects one cache to be the new owner. In this manner, communications with main memory and power consumption are reduced.
摘要翻译：公开了用于将高速缓存块所有权从第一高速缓存转移到第二高速缓存而不对主存储器执行写回的方法和装置。在所有权转移之前，第一缓存将内存块保存在“拥有”状态，并且第二高速缓存在相同的内存块处于“共享”状态。主内存尚未反映对内存块的修改。当与第一高速缓存相关联的处理器尝试将修改的存储器块回写到主存储器时，第二高速缓存向第一高速缓存确定一个信号，该信号取消回写。另外，第二缓存中的内存块变为“拥有”状态。如果其他高速缓存还保存内存块，仲裁机制将选择一个缓存作为新的所有者。以这种方式，与主存储器和功耗的通信减少。

22. 发明授权

US07685379B2 Cache memory to support a processor's power mode of operation 失效
标题翻译：缓存内存支持处理器的电源运行模式
公开(公告)号：US07685379B2
公开(公告)日：2010-03-23
申请号：US11123503
申请日：2005-05-06
申请人： Samantha J. Edirisooriya , Sujat Jamil , David E. Miner , R. Frank O'Bleness , Steven J. Tu
发明人： Samantha J. Edirisooriya , Sujat Jamil , David E. Miner , R. Frank O'Bleness , Steven J. Tu
IPC分类号： G06F12/12 , G06F13/00
CPC分类号： G06F12/126 , G06F12/0804 , G06F12/0864 , G06F2212/1028 , Y02D10/13
摘要： A system, method, and apparatus for a cache memory to support a low power mode of operation.
摘要翻译：一种用于缓存存储器以支持低功率操作模式的系统，方法和装置。

23. 发明授权

US07404043B2 Cache memory to support a processor's power mode of operation 有权
标题翻译：缓存内存支持处理器的电源运行模式
公开(公告)号：US07404043B2
公开(公告)日：2008-07-22
申请号：US11124001
申请日：2005-05-06
申请人： Samantha J. Edirisooriya , Sujat Jamil , David E. Miner , R. Frank O'Bleness , Steven J. Tu
发明人： Samantha J. Edirisooriya , Sujat Jamil , David E. Miner , R. Frank O'Bleness , Steven J. Tu
IPC分类号： G06F12/00 , G06F13/00 , G06F11/00
CPC分类号： G06F12/126 , G06F12/0804 , G06F12/0864 , G06F2212/1028 , Y02D10/13
摘要： A system, method, and apparatus for a cache memory to support a low power mode of operation.
摘要翻译：一种用于缓存存储器以支持低功率操作模式的系统，方法和装置。

24. 发明授权

US07487299B2 Cache memory to support a processor's power mode of operation 有权
标题翻译：缓存内存支持处理器的电源运行模式
公开(公告)号：US07487299B2
公开(公告)日：2009-02-03
申请号：US11124309
申请日：2005-05-06
申请人： Samantha J. Edirisooriya , Sujat Jamil , David E. Miner , R. Frank O'Bleness , Steven J. Tu
发明人： Samantha J. Edirisooriya , Sujat Jamil , David E. Miner , R. Frank O'Bleness , Steven J. Tu
IPC分类号： G06F12/00 , G06F13/00
CPC分类号： G06F12/126 , G06F12/0804 , G06F12/0864 , G06F2212/1028 , Y02D10/13
摘要： A system, method, and apparatus for a cache memory to support a low power mode of operation.
摘要翻译：一种用于缓存存储器以支持低功率操作模式的系统，方法和装置。

25. 发明授权

US07234028B2 Power/performance optimized cache using memory write prevention through write snarfing 有权
标题翻译：电源/性能优化的缓存使用内存写入防止写入snarfing
公开(公告)号：US07234028B2
公开(公告)日：2007-06-19
申请号：US10335131
申请日：2002-12-31
申请人： Samantha J. Edirisooriya , Sujat Jamil , David E. Miner , R. Frank O'Bleness , Steven J. Tu
发明人： Samantha J. Edirisooriya , Sujat Jamil , David E. Miner , R. Frank O'Bleness , Steven J. Tu
IPC分类号： G06F12/08
CPC分类号： G06F12/0835 , G06F12/0831 , Y02D10/13
摘要： A multiprocessor system may include multiple processors and multiple caches associated with the processors. The system may employ a memory snarfing technique to reduce writes to the system (or main) memory. Cache-ownership capable agents, e.g., agents with write-back caches, may snarf the data (obtain the cache line) if the required cache line is in a valid state in the agent's cache.
摘要翻译：多处理器系统可以包括与处理器相关联的多个处理器和多个高速缓存。系统可以采用存储器扼杀技术来减少对系统（或主）存储器的写入。如果所需的高速缓存行处于代理的高速缓存中的有效状态，则具有缓存所有权代理（例如具有回写高速缓存的代理）可以将数据（获得高速缓存行）剔除。

26. 发明申请

US20080250168A1 METHOD AND APPARATUS FOR IMPLEMENTING HETEROGENEOUS INTERCONNECTS 失效
标题翻译：用于实施异构互连的方法和装置
公开(公告)号：US20080250168A1
公开(公告)日：2008-10-09
申请号：US12059838
申请日：2008-03-31
申请人： Samantha J. Edirisooriya , Steven J. Tu , Gregory W. Tse , Sujat Jamil , David E. Miner , R. Frank O' Bleness , Hang T. Nguyen
发明人： Samantha J. Edirisooriya , Steven J. Tu , Gregory W. Tse , Sujat Jamil , David E. Miner , R. Frank O' Bleness , Hang T. Nguyen
IPC分类号： G06F3/00
CPC分类号： G06F13/36 , G06F13/4022
摘要： Some embodiments of the invention include an address interconnect and a data interconnect to transfer data among a number of devices. The data interconnect is configured to transfer data among the devices via multiple transfer paths. A transfer of data on one transfer path is independent from a transfer of data on another transfer path. In some cases, data is concurrently transferred among more than two of the devices on at least one of the address interconnect and the data interconnect. Other embodiments are described and claimed.
摘要翻译：本发明的一些实施例包括地址互连和用于在多个设备之间传送数据的数据互连。数据互连被配置为经由多个传送路径在设备之间传送数据。在一个传输路径上传输数据与另一个传输路径上的数据传输无关。在某些情况下，在地址互连和数据互连中的至少一个上，在多于两个设备中同时传送数据。描述和要求保护其他实施例。

27. 发明授权

US07366845B2 Pushing of clean data to one or more processors in a system having a coherency protocol 有权
标题翻译：将干净的数据推送到具有一致性协议的系统中的一个或多个处理器
公开(公告)号：US07366845B2
公开(公告)日：2008-04-29
申请号：US10881607
申请日：2004-06-29
申请人： Sujat Jamil , Hang T. Nguyen , Samantha Edirisooriya , David E. Miner , R. Frank O'Bleness , Steven J. Tu
发明人： Sujat Jamil , Hang T. Nguyen , Samantha Edirisooriya , David E. Miner , R. Frank O'Bleness , Steven J. Tu
IPC分类号： G06F12/00
CPC分类号： G06F12/0833 , G06F12/0835
摘要： Techniques for pushing data to multiple processors in a clean state.
摘要翻译：将数据推送到处于干净状态的多个处理器的技术。

28. 发明授权

US07694080B2 Method and apparatus for providing a low power mode for a processor while maintaining snoop throughput 有权
标题翻译：用于在保持窥探吞吐量的同时为处理器提供低功率模式的方法和装置
公开(公告)号：US07694080B2
公开(公告)日：2010-04-06
申请号：US11027649
申请日：2004-12-29
申请人： Quinn W. Merrell , R. Frank O'Bleness , Sujat Jamil , Hang T. Nguyen
发明人： Quinn W. Merrell , R. Frank O'Bleness , Sujat Jamil , Hang T. Nguyen
IPC分类号： G06F12/00 , G06F13/00 , G06F13/28 , G06F1/26 , G06F1/32 , G06F1/00
CPC分类号： G06F12/0831 , G06F1/3203 , G06F1/324 , G06F2212/1028 , Y02D10/126 , Y02D10/13
摘要： A method and apparatus for providing a low power mode for a processor while maintaining snoop throughput are disclosed. In one embodiment, an apparatus includes a cache, a processor, and a frequency controller. The frequency controller is to operate the apparatus in a low power mode in which the operating frequency of the cache is higher than the operating frequency of the processor.
摘要翻译：公开了一种用于在保持窥探吞吐量的同时为处理器提供低功率模式的方法和装置。在一个实施例中，装置包括高速缓存，处理器和频率控制器。频率控制器将以高功率模式操作该设备，其中高速缓存的工作频率高于处理器的工作频率。

29. 发明授权

US08458404B1 Programmable cache access protocol to optimize power consumption and performance 有权
标题翻译：可编程缓存访问协议，以优化功耗和性能
公开(公告)号：US08458404B1
公开(公告)日：2013-06-04
申请号：US12540788
申请日：2009-08-13
申请人： Joseph Delgross , Sujat Jamil , R. Frank O'Bleness , Tom Hameenanttila , David E. Miner
发明人： Joseph Delgross , Sujat Jamil , R. Frank O'Bleness , Tom Hameenanttila , David E. Miner
IPC分类号： G06F12/00
CPC分类号： G06F12/0864 , G06F2212/502 , G06F2212/601 , Y02D10/13
摘要： A programmable cache and cache access protocol that can be dynamically optimized with respect to either power consumption or performance based on a monitored performance of the cache. A monitoring unit monitors cache misses, load use penalty, and/or other performance parameter, and compares the monitored values against a set of one or more predetermined thresholds. Based on the comparison results, a cache controller configures the programmable cache to operate in a parallel mode, to increase cache performance at the cost of greater power consumption, or in a serial mode, to conserve power at the cost of unnecessary performance. A banked cache memory that supports aligned and unaligned instruction fetches using a banked access strategy, and a cache access controller that includes a prefetch capability are also described.
摘要翻译：可编程高速缓存和缓存访问协议，可根据高速缓存的受监控性能，针对功耗或性能进行动态优化。监视单元监视高速缓存未命中，加载使用罚分和/或其他性能参数，并将所监视的值与一组或多个预定阈值进行比较。基于比较结果，高速缓存控制器将可编程高速缓存器配置为以并行模式操作，以牺牲更大功耗或串行模式为代价来增加高速缓存性能，从而以不必要的性能为代价来节省功耗。还描述了一种使用库存访问策略来支持对齐和未对齐指令取出的存储缓存，并且还描述了包括预取能力的高速缓存访问控制器。

30. 发明授权

US08135916B1 Method and apparatus for hardware-configurable multi-policy coherence protocol 有权
标题翻译：用于硬件可配置的多策略一致性协议的方法和装置
公开(公告)号：US08135916B1
公开(公告)日：2012-03-13
申请号：US12416359
申请日：2009-04-01
申请人： R. Frank O'Bleness , Sujat Jamil , David E. Miner , Joseph Delgross , Tom Hameenanttila , Jeffrey Kehl
发明人： R. Frank O'Bleness , Sujat Jamil , David E. Miner , Joseph Delgross , Tom Hameenanttila , Jeffrey Kehl
IPC分类号： G06F13/00 , G06F13/28
CPC分类号： G06F12/0815 , G06F2212/601
摘要： A processor includes a first level of cache memory and a first set of instructions configured to implement a first cache coherency protocol. The processor also includes a second set of instructions configured to implement a second cache coherency protocol and a cache coherency protocol selector having at least two choice-states. The processor further includes a cache coherency implementer configured to implement the first cache coherency protocol or the second cache coherency with respect to the first level of cache memory based on a selected choice-state of the cache coherency protocol selector.
摘要翻译：处理器包括第一级缓存存储器和被配置为实现第一高速缓存一致性协议的第一组指令。处理器还包括被配置为实现第二高速缓存一致性协议的第二组指令和具有至少两个选择状态的高速缓存一致性协议选择器。处理器还包括缓存一致性实现器，其被配置为基于所选择的高速缓存一致性协议选择器的选择状态来相对于高速缓冲存储器的第一级实现第一高速缓存一致性协议或第二高速缓存一致性。

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