专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

11. 发明授权

US07406566B2 Ring interconnect with multiple coherence networks 有权
标题翻译：具有多个相干网络的环形互连
公开(公告)号：US07406566B2
公开(公告)日：2008-07-29
申请号：US11145120
申请日：2005-06-03
申请人： Benjamin Tsien
发明人： Benjamin Tsien
IPC分类号： G06F12/00 , G06F3/00 , G06F13/16 , G06F13/42
CPC分类号： G06F12/0831 , G06F12/0813 , Y02D10/13
摘要： A cache architecture to increase communication throughput and reduce stalls due to coherence protocol dependencies, while reducing power within an integrated circuit. More particularly, embodiments of the invention include a plurality of cache agents that each communication with the same protocol agent, which may or may not be integrated within any one of the cache agents. Embodiments of the invention also include protocol agents capable of storing multiple sets of data from different sets of cache agents within the same clock cycle.
摘要翻译：高速缓存结构，用于增加通信吞吐量并减少由于相干协议依赖关系造成的失速，同时降低集成电路内的功耗。更具体地，本发明的实施例包括多个缓存代理，每个高速缓存代理与相同的协议代理进行通信，其可以或可以不被集成在任何一个缓存代理中。本发明的实施例还包括能够在相同时钟周期内存储来自不同组的高速缓存代理的多组数据的协议代理。

12. 发明申请

US20060288171A1 Buffer allocation for split data messages 有权
标题翻译：拆分数据消息的缓冲区分配
公开(公告)号：US20060288171A1
公开(公告)日：2006-12-21
申请号：US11157321
申请日：2005-06-20
申请人： Benjamin Tsien
发明人： Benjamin Tsien
IPC分类号： G06F12/00
CPC分类号： G06F12/0653 , G06F12/122
摘要： A technique to store a plurality of addresses and data to address and data buffers, respectively, in an ordered manner. More particularly, one embodiment of the invention stores a plurality of addresses to a plurality of address buffer entries and a plurality of data to a plurality of data buffer entries according to a true least-recently-used (LRU) allocation algorithm.
摘要翻译：分别以有序的方式将多个地址和数据存储到地址和数据缓冲器的技术。更具体地，本发明的一个实施例根据真正的最近最少使用（LRU）分配算法将多个地址存储到多个地址缓冲器条目和多个数据到多个数据缓冲器条目。

13. 发明授权

US08732410B2 Method and apparatus for accelerated shared data migration 有权
标题翻译：加速共享数据迁移的方法和装置
公开(公告)号：US08732410B2
公开(公告)日：2014-05-20
申请号：US12962156
申请日：2010-12-07
申请人： Kevin M. Lepak , Vydhyanathan Kalyanasundharam , William A. Hughes , Benjamin Tsien , Greggory D. Donley
发明人： Kevin M. Lepak , Vydhyanathan Kalyanasundharam , William A. Hughes , Benjamin Tsien , Greggory D. Donley
IPC分类号： G06F12/08
CPC分类号： G06F12/084 , G06F12/0822 , G06F12/0833 , Y02D10/13
摘要： A method and apparatus for accelerated shared data migration between cores. Using an Always Migrate protocol, when a migratory probe hits a directory entry in either modified or owned state, the entry is transitioned to an owned state, and a source done command is sent without sending cache block ownership or state information to the directory.
摘要翻译：一种用于加速内核之间共享数据迁移的方法和装置。使用始终迁移协议，当迁移探测器以修改或归属状态命中目录条目时，该条目将转换为所有状态，并且发送源完成命令，而不向缓存目录发送缓存块所有权或状态信息。

14. 发明申请

US20130024829A1 METHOD AND CIRCUITRY FOR DEBUGGING A POWER-GATED CIRCUIT 有权
标题翻译：用于调试功率门控电路的方法和电路
公开(公告)号：US20130024829A1
公开(公告)日：2013-01-24
申请号：US13184982
申请日：2011-07-18
申请人： Benjamin Tsien , Kiran Bondalapati , Hao Huang , William A. Hughes , Eric Rentschler , Jeremy Schreiber , Aaron J. Grenat
发明人： Benjamin Tsien , Kiran Bondalapati , Hao Huang , William A. Hughes , Eric Rentschler , Jeremy Schreiber , Aaron J. Grenat
IPC分类号： G06F17/50
CPC分类号： G06F17/505 , G01R31/31705 , G06F2217/78
摘要： Described are a circuit and a method of analyzing and correcting a fault occurring in operation of the circuit during a power gating sequence. The method includes executing a modification of the power gating sequence that includes maintaining operation of a trace capture buffer (TCB); recording, in the TCB, events occurring during the executing; and correcting the fault based on analysis of the events recorded in the TCB. The circuit includes a plurality of components including a TCB, and a switch configured to maintain power to the TCB in a first state and turn off power to the TCB in a second state.
摘要翻译：描述了在电源门控序列期间分析和校正在电路工作中发生的故障的电路和方法。该方法包括执行包括维持跟踪捕获缓冲器（TCB）的操作的电源门控序列的修改; 在TCB中记录执行期间发生的事件; 并根据对TCB记录事件的分析来纠正故障。该电路包括多个包括TCB的部件和被配置为在第一状态下保持对TCB的电源并且在第二状态下关闭到TCB的电源的开关。

15. 发明授权

US07814292B2 Memory attribute speculation 有权
标题翻译：内存属性猜测
公开(公告)号：US07814292B2
公开(公告)日：2010-10-12
申请号：US11153036
申请日：2005-06-14
申请人： Benjamin Tsien
发明人： Benjamin Tsien
IPC分类号： G06F9/26 , G06F13/00
CPC分类号： G06F12/1027
摘要： A technique to speculatively assign a memory attribute. More specifically, embodiments of the invention include an architecture to assign and issue a speculative memory attribute based on a plurality of translation look-aside buffer (TLB) page attributes concurrently with the determination of the correct memory attribute, such that, in at least one case, determination of the correct memory attribute does not impact performance of a system in which at least one embodiment of the invention is included.
摘要翻译：一种推测性地分配内存属性的技术。更具体地，本发明的实施例包括一种架构，用于在确定正确的存储器属性的同时基于多个翻译后备缓冲器（TLB）页面属性来分配和发布推测性存储器属性，使得在至少一个情况下，确定正确的存储器属性不影响其中包括本发明的至少一个实施例的系统的性能。

16. 发明授权

US07769956B2 Pre-coherence channel 有权
标题翻译：前相干频道
公开(公告)号：US07769956B2
公开(公告)日：2010-08-03
申请号：US11221616
申请日：2005-09-07
申请人： Benjamin Tsien
发明人： Benjamin Tsien
IPC分类号： G06F13/14
CPC分类号： G06F12/0831
摘要： A cache architecture to increase communication throughput and reduce stalls due to coherence protocol dependencies. More particularly, embodiments of the invention include multiple cache agents that each communication with the same protocol agent. In one embodiment, a pre-coherence channel couples the cache agents to the protocol agent to enable the protocol agent to receive events corresponding to cache operations from the cache agents to maintain ordering with respect to the cache operation events.
摘要翻译：缓存体系结构，用于增加通信吞吐量并减少由于一致性协议依赖关系造成的失速。更具体地，本发明的实施例包括与相同协议代理进行通信的多个高速缓存代理。在一个实施例中，预相干信道将高速缓存代理耦合到协议代理，以使得协议代理能够接收来自高速缓存代理的与高速缓存操作相对应的事件，以保持关于高速缓存操作事件的排序。

17. 发明申请

US20090037665A1 HIDING CONFLICT, COHERENCE COMPLETION AND TRANSACTION ID ELEMENTS OF A COHERENCE PROTOCOL 有权
标题翻译：隐藏冲突，协调完成和交易协议协议的标识元素
公开(公告)号：US20090037665A1
公开(公告)日：2009-02-05
申请号：US12251329
申请日：2008-10-14
申请人： Benjamin Tsien
发明人： Benjamin Tsien
IPC分类号： G06F12/08
CPC分类号： G06F12/0831 , Y02D10/13
摘要： According to one embodiment of the invention, an apparatus having one or more cache agents and a protocol agent is disclosed. The protocol agent is coupled to the one or more cache agents to receive events corresponding to cache operations from the one or more cache agents to maintain ordering with respect to the cache operation events. The protocol agent includes a structure to handle conflict resolution.
摘要翻译：根据本发明的一个实施例，公开了一种具有一个或多个缓存代理和协议代理的装置。协议代理被耦合到一个或多个高速缓存代理以从一个或多个高速缓存代理接收与高速缓存操作相对应的事件，以维持关于高速缓存操作事件的排序。协议代理包括处理冲突解决的结构。

18. 发明申请

US20070073856A1 Early issue of transaction ID 失效
标题翻译：早期发行的交易ID
公开(公告)号：US20070073856A1
公开(公告)日：2007-03-29
申请号：US11237285
申请日：2005-09-27
申请人： Benjamin Tsien
发明人： Benjamin Tsien
IPC分类号： G06F12/00 , G06F15/173 , G06F13/28
CPC分类号： G06F12/0831 , G06F12/0813
摘要： Early issue of transaction ID is disclosed. An apparatus comprising decoder to generate a first node ID indicative of the destination of a cache transaction from a caching agent, a transaction ID allocation logic coupled to and operating in parallel to the decoder to select a transaction ID (TID) for the transaction based on the first node ID, a packet creation unit to create a packet that includes the transaction, the first node ID, the TID and a second node ID corresponding to the requestor.
摘要翻译：披露事务ID的早期问题。一种包括解码器的装置，用于从缓存代理产生指示高速缓存事务的目的地的第一节点ID，耦合到解码器并与之并行操作的事务ID分配逻辑，以基于事务的交易ID（TID），基于第一节点ID，分组创建单元，用于创建包括事务的分组，第一节点ID，TID和与请求者对应的第二节点ID。

19. 发明申请

US20070055828A1 Pre-coherence channel 有权
标题翻译：前相干频道
公开(公告)号：US20070055828A1
公开(公告)日：2007-03-08
申请号：US11221616
申请日：2005-09-07
申请人： Benjamin Tsien
发明人： Benjamin Tsien
IPC分类号： G06F13/28
CPC分类号： G06F12/0831
摘要： A cache architecture to increase communication throughput and reduce stalls due to coherence protocol dependencies. More particularly, embodiments of the invention include multiple cache agents that each communication with the same protocol agent. In one embodiment, a pre-coherence channel couples the cache agents to the protocol agent to enable the protocol agent to receive events corresponding to cache operations from the cache agents to maintain ordering with respect to the cache operation events.
摘要翻译：缓存体系结构，用于增加通信吞吐量并减少由于一致性协议依赖关系造成的失速。更具体地，本发明的实施例包括与相同协议代理进行通信的多个高速缓存代理。在一个实施例中，预相干信道将高速缓存代理耦合到协议代理，以使得协议代理能够接收来自高速缓存代理的与高速缓存操作相对应的事件，以保持关于高速缓存操作事件的排序。

20. 发明申请

US20060277369A1 Method and apparatus for increasing cache network bandwidth 有权
标题翻译：增加缓存网络带宽的方法和装置
公开(公告)号：US20060277369A1
公开(公告)日：2006-12-07
申请号：US11145120
申请日：2005-06-03
申请人： Benjamin Tsien
发明人： Benjamin Tsien
IPC分类号： G06F13/28
CPC分类号： G06F12/0831 , G06F12/0813 , Y02D10/13
摘要： A cache architecture to increase communication throughput and reduce stalls due to coherence protocol dependencies, while reducing power within an integrated circuit. More particularly, embodiments of the invention include a plurality of cache agents that each communication with the same protocol agent, which may or may not be integrated within any one of the cache agents. Embodiments of the invention also include protocol agents capable of storing multiple sets of data from different sets of cache agents within the same clock cycle.
摘要翻译：高速缓存结构，用于增加通信吞吐量并减少由于相干协议依赖关系造成的失速，同时降低集成电路内的功耗。更具体地，本发明的实施例包括多个缓存代理，每个高速缓存代理与相同的协议代理进行通信，其可以或可以不被集成在任何一个缓存代理中。本发明的实施例还包括能够在相同时钟周期内存储来自不同组的高速缓存代理的多组数据的协议代理。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式