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1. 发明专利

TWI670727B 半導體記憶體裝置及程式化其之方法有权
简体标题：半导体内存设备及进程化其之方法
公开(公告)号：TWI670727B
公开(公告)日：2019-09-01
申请号：TW104136152
申请日：2015-11-03
申请人：南韓商愛思開海力士有限公司 , SK HYNIX INC.
发明人：李熙烈 , LEE, HEE YOUL
IPC分类号： G11C8/08 , G11C7/24

2. 发明专利

TW201919054A 記憶體系統审中-公开
简体标题：内存系统
公开(公告)号：TW201919054A
公开(公告)日：2019-05-16
申请号：TW107120478
申请日：2018-06-14
申请人：韓商愛思開海力士有限公司 , SK HYNIX INC.
发明人：鄭承奎 , JEONG, SEUNG-GYU , 權正賢 , KWON, JUNG-HYUN , 洪道善 , HONG, DO-SUN , 申原圭 , SHIN, WON-GYU
IPC分类号： G11C8/08 , G11C8/14
CPC分类号： G11C13/003 , G11C8/00 , G11C8/10 , G11C8/20 , G11C13/0026 , G11C13/0028 , G11C2213/72 , G11C2213/76
摘要：一種記憶體系統包括：第一單元陣列，其包括多個記憶體單元；第二單元陣列，其包括多個記憶體單元；以及位址運算電路，其適用於透過將第一值加到位址上來產生用於存取第一單元陣列中的至少一個第一單元的第一單元陣列位址，並且透過將第二值加到位址上來產生用於存取第二單元陣列中的至少一個第二單元的第二單元陣列位址。
简体摘要：一种内存系统包括：第一单元数组，其包括多个内存单元；第二单元数组，其包括多个内存单元；以及位址运算电路，其适用于透过将第一值加到位址上来产生用于存取第一单元数组中的至少一个第一单元的第一单元数组位址，并且透过将第二值加到位址上来产生用于存取第二单元数组中的至少一个第二单元的第二单元数组位址。

3. 发明专利

TW201919053A 具高寫入速度之５Ｔ單埠靜態隨機存取記憶體审中-公开
简体标题：具高写入速度之５Ｔ单端口静态随机存取内存
公开(公告)号：TW201919053A
公开(公告)日：2019-05-16
申请号：TW106138994
申请日：2017-11-10
申请人：修平學校財團法人修平科技大學 , HSIUPING UNIVERSITY OF SCIENCE AND TECHNOLOGY
发明人：蕭明椿 , SHIAU, MING CHUEN , 黃淳德 , HUANG, CHUEN DER , 劉祐任 , LIU, YOU REN
IPC分类号： G11C8/08
摘要：本發明提出一種具高寫入速度之5T單埠靜態隨機存取記憶體，其主要包括一記憶體陣列、複數個控制電路(2)、複數個預充電電路(3)、一待機啟動電路(4)、複數個字元線電壓位準轉換電路(5)、複數個高電壓位準控制電路(6)以及複數個寫入驅動電路(7)，該記憶體陣列係由複數列記憶體晶胞與複數行記憶體晶胞所組成，每一列記憶體晶胞設置一個控制電路(2)、一個字元線電壓位準轉換電路(5)以及一個高電壓位準控制電路(6)，且每一行記憶體晶胞設置一個預充電電路(3)以及一個寫入驅動電路(7)，藉此於寫入模式時，可藉由該複數個控制電路(2)以及該複數個寫入驅動電路(7)以有效防止寫入邏輯1困難之同時，亦提高寫入邏輯1之速度，於讀取模式時，一方面藉由該複數個控制電路(2)以及該複數個高電壓位準控制電路(6)以於提高讀取速度的同時，亦避免無謂的功率耗損，另一方面藉由該複數個字元線電壓位準轉換電路(5)以有效降低讀取時之半選定晶胞干擾，於待機模式時，可藉由該複數個控制電路(2)以有效降低漏電流，且可藉由該待機啟動電路(4)的設計，以有效促使靜態隨機存取記憶體快速進入待機模式。
简体摘要：本发明提出一种具高写入速度之5T单端口静态随机存取内存，其主要包括一内存数组、复数个控制电路(2)、复数个预充电电路(3)、一待机启动电路(4)、复数个字符线电压位准转换电路(5)、复数个高电压位准控制电路(6)以及复数个写入驱动电路(7)，该内存数组系由复数列内存晶胞与复数行内存晶胞所组成，每一列内存晶胞设置一个控制电路(2)、一个字符线电压位准转换电路(5)以及一个高电压位准控制电路(6)，且每一行内存晶胞设置一个预充电电路(3)以及一个写入驱动电路(7)，借此于写入模式时，可借由该复数个控制电路(2)以及该复数个写入驱动电路(7)以有效防止写入逻辑1困难之同时，亦提高写入逻辑1之速度，于读取模式时，一方面借由该复数个控制电路(2)以及该复数个高电压位准控制电路(6)以于提高读取速度的同时，亦避免无谓的功率耗损，另一方面借由该复数个字符线电压位准转换电路(5)以有效降低读取时之半选定晶胞干扰，于待机模式时，可借由该复数个控制电路(2)以有效降低漏电流，且可借由该待机启动电路(4)的设计，以有效促使静态随机存取内存快速进入待机模式。

4. 发明专利

TW201919047A ７T雙埠靜態隨機存取記憶體审中-公开
简体标题：７T双端口静态随机存取内存
公开(公告)号：TW201919047A
公开(公告)日：2019-05-16
申请号：TW106138988
申请日：2017-11-10
申请人：修平學校財團法人修平科技大學 , HSIUPING UNIVERSITY OF SCIENCE AND TECHNOLOGY
发明人：蕭明椿 , SHIAU, MING CHUEN , 鄭丞偉 , ZHENG, CHENG WEI , 趙人德 , JHAO, EN DE
IPC分类号： G11C7/12 , G11C8/08
摘要：本發明提出一種7t雙埠靜態隨機存取記憶體，其主要包括一記憶體陣列(1)、複數個控制電路(2)、複數個預充電電路(3)、一待機啟動電路(4)、複數個高電壓位準控制電路(5)以及複數個寫入驅動電路(6)，該記憶體陣列係由複數列記憶體晶胞與複數行記憶體晶胞所組成，每一列記憶體晶胞設置一個控制電路(2)以及一個高電壓位準控制電路(5)，且每一行記憶體晶胞設置一個預充電電路(3)以及一個寫入驅動電路(6)。藉此，於寫入模式時，可藉由該複數個控制電路(2)以及該複數個寫入驅動電路(6)以有效防止寫入邏輯1困難之同時，亦提高寫入邏輯1之速度，於讀取模式時，可藉由該複數個控制電路(2)以及該複數個高電壓位準控制電路(5)以於提高讀取速度的同時，亦避免無謂的功率耗損，於待機模式時，可藉由該複數個控制電路(2)以有效降低漏電流，且可藉由該待機啟動電路(4)的設計，以有效促使7t雙埠靜態隨機存取記憶體快速進入待機模式。
简体摘要：本发明提出一种7t双端口静态随机存取内存，其主要包括一内存数组(1)、复数个控制电路(2)、复数个预充电电路(3)、一待机启动电路(4)、复数个高电压位准控制电路(5)以及复数个写入驱动电路(6)，该内存数组系由复数列内存晶胞与复数行内存晶胞所组成，每一列内存晶胞设置一个控制电路(2)以及一个高电压位准控制电路(5)，且每一行内存晶胞设置一个预充电电路(3)以及一个写入驱动电路(6)。借此，于写入模式时，可借由该复数个控制电路(2)以及该复数个写入驱动电路(6)以有效防止写入逻辑1困难之同时，亦提高写入逻辑1之速度，于读取模式时，可借由该复数个控制电路(2)以及该复数个高电压位准控制电路(5)以于提高读取速度的同时，亦避免无谓的功率耗损，于待机模式时，可借由该复数个控制电路(2)以有效降低漏电流，且可借由该待机启动电路(4)的设计，以有效促使7t双端口静态随机存取内存快速进入待机模式。

5. 发明专利

TW201842497A 非揮發性記憶體裝置及其操作方法审中-公开
简体标题：非挥发性内存设备及其操作方法
公开(公告)号：TW201842497A
公开(公告)日：2018-12-01
申请号：TW106114414
申请日：2017-05-01
申请人：卡比科技有限公司 , COPEE TECHNOLOGY COMPANY
发明人：林崇榮 , LIN, CHRONGJUNG , 金雅琴 , KING, YACHIN
IPC分类号： G11C7/12 , G11C8/08 , G11C16/02
摘要：一種非揮發性記憶體裝置，包含：第一浮接閘極元件、第二浮接閘極元件以及選擇閘極元件。第一浮接閘極元件包含閘極，並配置以根據讀取電位、控制電位以及閘極之電性狀態產生讀取電流。第二浮接閘極元件與第一浮接閘極元件共用閘極，並配置以根據寫入電位以及控制電位決定閘極之電性狀態。選擇閘極元件電性耦接於第一浮接閘極元件以及第二浮接閘極元件，並配置以根據字元驅動電位以及源極驅動電位產生控制電位。
简体摘要：一种非挥发性内存设备，包含：第一浮接闸极组件、第二浮接闸极组件以及选择闸极组件。第一浮接闸极组件包含闸极，并配置以根据读取电位、控制电位以及闸极之电性状态产生读取电流。第二浮接闸极组件与第一浮接闸极组件共享闸极，并配置以根据写入电位以及控制电位决定闸极之电性状态。选择闸极组件电性耦接于第一浮接闸极组件以及第二浮接闸极组件，并配置以根据字符驱动电位以及源极驱动电位产生控制电位。

6. 发明专利

TWI640017B 字元線驅動器及其操作方法有权
简体标题：字符线驱动器及其操作方法
公开(公告)号：TWI640017B
公开(公告)日：2018-11-01
申请号：TW106136004
申请日：2017-10-20
申请人：台灣積體電路製造股份有限公司 , TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：陳宇翔 , CHEN, YU-HSIANG , 周紹禹 , CHOU, SHAO-YU , 池育德 , CHIH, YU-DER
IPC分类号： G11C8/08

7. 发明专利

TWI639162B 包括多個選擇閘及不同偏壓條件的記憶體裝置有权
简体标题：包括多个选择闸及不同偏压条件的内存设备
公开(公告)号：TWI639162B
公开(公告)日：2018-10-21
申请号：TW106121939
申请日：2017-06-30
申请人：美商美光科技公司 , MICRON TECHNOLOGY, INC.
发明人：合田晃 , GODA, AKIRA , 劉海濤 , LIU, HAITAO , 李昌炫 , LEE, CHANGHYUN
IPC分类号： G11C8/08 , G11C8/14 , G11C8/16

8. 发明专利

TW201837905A 資料儲存裝置以及其操作方法审中-公开
简体标题：数据存储设备以及其操作方法
公开(公告)号：TW201837905A
公开(公告)日：2018-10-16
申请号：TW106110278
申请日：2017-03-28
申请人：慧榮科技股份有限公司 , SILICON MOTION, INC.
发明人：邱慎廷 , CHIU, SHEN TING
IPC分类号： G11C8/08 , G11C8/18
摘要：一種資料儲存裝置的寫入操作最佳化技術。一資料儲存裝置採用一快閃記憶體，包括K個晶粒。各晶粒包括N個區塊面。各區塊面包括複數個區塊。各區塊包括複數頁。一字線操作同一區塊中的M頁。K、N以及M各自為大於1的整數。該資料儲存裝置的一控制器將一主機連續下達的第一組L頁數據寫入一第一晶粒的L頁，L為N與M的乘積。該第一晶粒的上述L頁是由該第一晶粒的N個區塊面各以一區塊中同一字線操作的M頁組成，且該第一晶粒的N個區塊面係交錯提供頁空間供上述第一組L頁數據寫入。
简体摘要：一种数据存储设备的写入操作最优化技术。一数据存储设备采用一闪存，包括K个晶粒。各晶粒包括N个区块面。各区块面包括复数个区块。各区块包括复数页。一字线操作同一区块中的M页。K、N以及M各自为大于1的整数。该数据存储设备的一控制器将一主机连续下达的第一组L页数据写入一第一晶粒的L页，L为N与M的乘积。该第一晶粒的上述L页是由该第一晶粒的N个区块面各以一区块中同一字线操作的M页组成，且该第一晶粒的N个区块面系交错提供页空间供上述第一组L页数据写入。

9. 发明专利

TW201835909A 記憶體裝置及記憶體系統审中-公开
简体标题：内存设备及内存系统
公开(公告)号：TW201835909A
公开(公告)日：2018-10-01
申请号：TW106123149
申请日：2017-07-11
申请人：東芝記憶體股份有限公司 , TOSHIBA MEMORY CORPORATION
发明人：伊達浩己 , DATE, HIROKI
IPC分类号： G11C8/08 , G11C16/10
摘要：本發明之實施形態提供一種能夠提高動作可靠性之記憶體裝置及記憶體系統。實施形態之記憶體裝置具備：第1記憶胞，其記憶資料；第1字元線，其連接於第1記憶胞；第1電路，其對第1字元線供給電壓；第2電路，其控制第1電路；以及定序器，其控制第1電路及第2電路；於對第1記憶胞寫入資料之情形時，定序器判定是否滿足條件，於判定為不滿足條件之情形時，使第2電路產生第1電壓，於判定為滿足條件之情形時，使第2電路產生高於第1電壓之第2電壓，第1電路基於第1電壓或第2電壓，將低於第2電壓之第3電壓對第1字元線供給。
简体摘要：本发明之实施形态提供一种能够提高动作可靠性之内存设备及内存系统。实施形态之内存设备具备：第1记忆胞，其记忆数据；第1字符线，其连接于第1记忆胞；第1电路，其对第1字符线供给电压；第2电路，其控制第1电路；以及定序器，其控制第1电路及第2电路；于对第1记忆胞写入数据之情形时，定序器判定是否满足条件，于判定为不满足条件之情形时，使第2电路产生第1电压，于判定为满足条件之情形时，使第2电路产生高于第1电压之第2电压，第1电路基于第1电压或第2电压，将低于第2电压之第3电压对第1字符线供给。

10. 发明专利

TW201833928A 記憶體裝置、字元線解碼器及記憶體裝置之操作方法审中-公开
简体标题：内存设备、字符线译码器及内存设备之操作方法
公开(公告)号：TW201833928A
公开(公告)日：2018-09-16
申请号：TW106107642
申请日：2017-03-08
申请人：旺宏電子股份有限公司 , MACRONIX INTERNATIONAL CO., LTD.
发明人：鄭致杰 , CHENG, CHIH-CHIEH , 蔡文哲 , TSAI, WEN-JER
IPC分类号： G11C16/08 , G11C8/08
摘要：一種記憶體裝置、字元線解碼器及記憶體裝置之操作方法。字元線解碼器包括數個字元線驅動器。各個字元線驅動器具有一輸入端及一輸出端。該輸出端電性連接於該些字元線之其中之一。各該字元線驅動器包括一拉升電晶體、一下拉電晶體及一中間電晶體。該拉升電晶體提供一第一字元線電壓至已選擇之該些字元線之其中之一。該下拉電晶體提供一第二字元線電壓至未選擇之其餘該些字元線。該未選擇電壓高於該選擇電壓。該中間電晶體電性連接於該輸入端及該下拉電晶體，以降低提供至該下拉電晶體之該未選擇電壓。
简体摘要：一种内存设备、字符线译码器及内存设备之操作方法。字符线译码器包括数个字符线驱动器。各个字符线驱动器具有一输入端及一输出端。该输出端电性连接于该些字符线之其中之一。各该字符线驱动器包括一拉升晶体管、一下拉晶体管及一中间晶体管。该拉升晶体管提供一第一字符线电压至已选择之该些字符线之其中之一。该下拉晶体管提供一第二字符线电压至未选择之其余该些字符线。该未选择电压高于该选择电压。该中间晶体管电性连接于该输入端及该下拉晶体管，以降低提供至该下拉晶体管之该未选择电压。

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