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1. 发明专利

TWI616873B 儲存裝置及信號處理電路有权
简体标题：存储设备及信号处理电路
公开(公告)号：TWI616873B
公开(公告)日：2018-03-01
申请号：TW105138429
申请日：2012-05-10
申请人：半導體能源研究所股份有限公司 , SEMICONDUCTOR ENERGY LABORATORY CO., LTD.
发明人：石津貴彥 , ISHIZU, TAKAHIKO
IPC分类号： G11C11/4193 , G11C11/41 , G11C11/24
CPC分类号： H01L27/1108 , G11C11/24 , G11C11/40 , G11C11/412 , G11C14/0054

2. 发明专利

TWI608482B 半導體裝置有权
简体标题：半导体设备
公开(公告)号：TWI608482B
公开(公告)日：2017-12-11
申请号：TW105126228
申请日：2012-08-16
申请人：瑞薩電子股份有限公司 , RENESAS ELECTRONICS CORPORATION
发明人：藪內誠 , YABUUCHI, MAKOTO
IPC分类号： G11C11/4193 , G11C11/413
CPC分类号： G11C11/419

3. 发明专利

TW201721649A 靜態隨機存取記憶體审中-公开
简体标题：静态随机存取内存
公开(公告)号：TW201721649A
公开(公告)日：2017-06-16
申请号：TW104141594
申请日：2015-12-10
申请人：修平學校財團法人修平科技大學 , HSIUPING UNIVERSITY OF SCIENCE AND TECHNOLOGY
发明人：蕭明椿 , SHIAU, MING CHUEN , 余建政 , YU, CHIEN CHENG , 文忠宇 , WUN, JHONG YU
IPC分类号： G11C11/413 , G11C11/4193
摘要：本發明提出一種靜態隨機存取記憶體，其主要包括一記憶體陣列、複數個控制電路(2)、複數個預充電電路(3)、一待機啟動電路(4)、複數個字元線電壓位準轉換電路(5)以及複數個高電壓位準控制電路(6)，該記憶體陣列係由複數列記憶體晶胞與複數行記憶體晶胞所組成，每一列記憶體晶胞設置一個控制電路及一個字元線電壓位準轉換電路(5)，且每一記憶體晶胞(1)係包括一第一反相器(由一第一PMOS電晶體P11與一第一NMOS電晶體N11所組成)、一第二反相器(由一第二PMOS電晶體P12與一第二NMOS電晶體N12所組成)及一存取電晶體(由一第三NMOS電晶體N13所組成)。每一控制單元(2)係連接至對應列記憶體晶胞中之每一記憶體晶胞的該第一NMOS電晶體(N11)的源極以及該第二NMOS電晶體(N12)的源極，以便因應不同操作模式而控制該第一NMOS電晶體(N11)的源極電壓以及該第二NMOS電晶體(N12)的源極電壓。於讀取模式之第一階段時，將靠近位元線(BL)之該第一NMOS電晶體(N11)的源極從原本的接地電壓改為比接地電壓還低，此時可配置較小通道寬長比之該第一NMOS電晶體(N11)與該第二NMOS電晶體(N12)即可完成讀取動作，且於讀取邏輯0時也不會造成遠離位元線(BL)之該第二NMOS電晶體(N12)由於瞬間導通而阻礙讀取操作，而於讀取模式之第二階段時則藉由將該第一NMOS電晶體(N11)的源極從比接地電壓還低設定回接地電壓，以便減少無謂的功率消耗；於寫入模式時，將靠近位元線(BL)之該第一NMOS電晶體(N11)的源極維持原本的接地電壓，因配置有較小通道寬長比之該第一NMOS電晶體(N11)與該第二NMOS電晶體(N12)，因此可有效避免習知具單一位元線之單埠SRAM存在寫入邏輯1相當困難之問題；於待機模式時，可有效降低漏電流，而於保持模式時則可維持原有的電氣特性。再者，藉由該待機啟動電路(4)的設計，以有效促使具單埠SRAM快速進入待機模式，並因而有效提高單埠SRAM之待機效能。此外，藉由該複數個字元線電壓位準轉換電路(5)以及複數個高電壓位準控制電路(6)的設計，以在於讀取模式下藉由增加該第三NMOS電晶體(N13)之導通電阻與減少該第一NMOS電晶體(N11)之導通電阻，以有效降低讀取時之半選定晶胞干擾。
简体摘要：本发明提出一种静态随机存取内存，其主要包括一内存数组、复数个控制电路(2)、复数个预充电电路(3)、一待机启动电路(4)、复数个字符线电压位准转换电路(5)以及复数个高电压位准控制电路(6)，该内存数组系由复数列内存晶胞与复数行内存晶胞所组成，每一列内存晶胞设置一个控制电路及一个字符线电压位准转换电路(5)，且每一内存晶胞(1)系包括一第一反相器(由一第一PMOS晶体管P11与一第一NMOS晶体管N11所组成)、一第二反相器(由一第二PMOS晶体管P12与一第二NMOS晶体管N12所组成)及一存取晶体管(由一第三NMOS晶体管N13所组成)。每一控制单元(2)系连接至对应列内存晶胞中之每一内存晶胞的该第一NMOS晶体管(N11)的源极以及该第二NMOS晶体管(N12)的源极，以便因应不同操作模式而控制该第一NMOS晶体管(N11)的源极电压以及该第二NMOS晶体管(N12)的源极电压。于读取模式之第一阶段时，将靠近比特线(BL)之该第一NMOS晶体管(N11)的源极从原本的接地电压改为比接地电压还低，此时可配置较小信道宽长比之该第一NMOS晶体管(N11)与该第二NMOS晶体管(N12)即可完成读取动作，且于读取逻辑0时也不会造成远离比特线(BL)之该第二NMOS晶体管(N12)由于瞬间导通而阻碍读取操作，而于读取模式之第二阶段时则借由将该第一NMOS晶体管(N11)的源极从比接地电压还低设置回接地电压，以便减少无谓的功率消耗；于写入模式时，将靠近比特线(BL)之该第一NMOS晶体管(N11)的源极维持原本的接地电压，因配置有较小信道宽长比之该第一NMOS晶体管(N11)与该第二NMOS晶体管(N12)，因此可有效避免习知具单一比特线之单端口SRAM存在写入逻辑1相当困难之问题；于待机模式时，可有效降低漏电流，而于保持模式时则可维持原有的电气特性。再者，借由该待机启动电路(4)的设计，以有效促使具单端口SRAM快速进入待机模式，并因而有效提高单端口SRAM之待机性能。此外，借由该复数个字符线电压位准转换电路(5)以及复数个高电压位准控制电路(6)的设计，以在于读取模式下借由增加该第三NMOS晶体管(N13)之导通电阻与减少该第一NMOS晶体管(N11)之导通电阻，以有效降低读取时之半选定晶胞干扰。

4. 发明专利

TWI573139B 單埠靜態隨機存取記憶體有权
简体标题：单端口静态随机存取内存
公开(公告)号：TWI573139B
公开(公告)日：2017-03-01
申请号：TW104133100
申请日：2015-10-07
申请人：修平學校財團法人修平科技大學 , HSIUPING UNIVERSITY OF SCIENCE AND TECHNOLOGY
发明人：蕭明椿 , SHIAU, MING CHUEN , 余建政 , YU, CHIEN CHENG , 文忠宇 , WUN, JHONG YU
IPC分类号： G11C11/413 , G11C11/4193

5. 发明专利

TWI528364B 半導體記憶體裝置有权
简体标题：半导体内存设备
公开(公告)号：TWI528364B
公开(公告)日：2016-04-01
申请号：TW100132417
申请日：2011-09-08
申请人：半導體能源研究所股份有限公司 , SEMICONDUCTOR ENERGY LABORATORY CO., LTD.
发明人：古谷一馬 , FURUTANI, KAZUMA , 鹽野入豐 , SHIONOIRI, YUTAKA
IPC分类号： G11C11/4193
CPC分类号： G11C16/02 , G11C11/404 , G11C11/405 , G11C2207/2236

6. 发明专利

TW201543483A 單埠靜態隨機存取記憶體（七）审中-公开
简体标题：单端口静态随机存取内存（七）
公开(公告)号：TW201543483A
公开(公告)日：2015-11-16
申请号：TW103116491
申请日：2014-05-09
申请人：修平學校財團法人修平科技大學 , HSIUPING UNIVERSITY OF SCIENCE AND TECHNOLOGY
发明人：蕭明椿 , SHIAU, MING CHUEN , 余佩虹 , YU, PEI HONG
IPC分类号： G11C11/413 , G11C11/4193
摘要：本發明提出一種單埠靜態隨機存取記憶體，其主要包括一記憶體陣列、複數個控制電路(2)、複數個預充電電路(3)以及一待機啟動電路(4)，該記憶體陣列係由複數列記憶體晶胞與複數行記憶體晶胞所組成，每一列記憶體晶胞設置一個控制電路，且每一記憶體晶胞(1)係包括一第一反相器(由一第一PMOS電晶體P11與一第一NMOS電晶體M11所組成)、一第二反相器(由一第二PMOS電晶體P12與一第二NMOS電晶體M12所組成)及一存取電晶體(由第三NMOS電晶體M13所組成)。每一控制單元(2)係連接至對應列記憶體晶胞中之每一記憶體晶胞的該第一NMOS電晶體(M11)的源極以及該第二NMOS電晶體(M12)的源極，以便因應不同操作模式而控制該第一NMOS電晶體(M11)的源極電壓以及該第二NMOS電晶體(M12)的源極電壓，藉此於寫入模式時，可有效防止寫入邏輯1困難之問題，於讀取模式時，可於提高讀取速度的同時，亦避免無謂的功率耗損，於待機模式時，可有效降低漏電流，而於保持模式時則可維持原有的電氣特性。再者，藉由該待機啟動電路(4)的設計，以有效促使具單埠SRAM 快速進入待機模式，並因而有效提高單埠靜態隨機存取記憶體之待機效能。
简体摘要：本发明提出一种单端口静态随机存取内存，其主要包括一内存数组、复数个控制电路(2)、复数个预充电电路(3)以及一待机启动电路(4)，该内存数组系由复数列内存晶胞与复数行内存晶胞所组成，每一列内存晶胞设置一个控制电路，且每一内存晶胞(1)系包括一第一反相器(由一第一PMOS晶体管P11与一第一NMOS晶体管M11所组成)、一第二反相器(由一第二PMOS晶体管P12与一第二NMOS晶体管M12所组成)及一存取晶体管(由第三NMOS晶体管M13所组成)。每一控制单元(2)系连接至对应列内存晶胞中之每一内存晶胞的该第一NMOS晶体管(M11)的源极以及该第二NMOS晶体管(M12)的源极，以便因应不同操作模式而控制该第一NMOS晶体管(M11)的源极电压以及该第二NMOS晶体管(M12)的源极电压，借此于写入模式时，可有效防止写入逻辑1困难之问题，于读取模式时，可于提高读取速度的同时，亦避免无谓的功率耗损，于待机模式时，可有效降低漏电流，而于保持模式时则可维持原有的电气特性。再者，借由该待机启动电路(4)的设计，以有效促使具单端口SRAM 快速进入待机模式，并因而有效提高单端口静态随机存取内存之待机性能。

7. 发明专利

TWI453744B 反轉極性以讀取相變單元致使縮短程式化後之延遲有权
简体标题：反转极性以读取相变单元致使缩短进程化后之延迟
公开(公告)号：TWI453744B
公开(公告)日：2014-09-21
申请号：TW097139046
申请日：2008-10-09
申请人：美光科技公司 , MICRON TECHNOLOGY, INC.
发明人：法比歐佩里茲 , PELLIZZER, FABIO , 丹尼爾伊艾米尼 , IELMINI, DANIELE , 奧格斯提諾波羅瓦諾 , PIROVANO, AGOSTINO
IPC分类号： G11C11/412 , G11C11/4193

8. 发明专利

TWI435327B 相變記憶體裝置失效
简体标题：相变内存设备
公开(公告)号：TWI435327B
公开(公告)日：2014-04-21
申请号：TW098122664
申请日：2009-07-03
申请人：海力士半導體股份有限公司 , HYNIX SEMICONDUCTOR INC.
发明人：金東槿 , KIM, DONG-KEUN
IPC分类号： G11C11/4193
CPC分类号： G11C8/10 , G11C8/14 , G11C13/0004

9. 发明专利

TWI433153B 記憶體單元之讀取方法有权
简体标题：内存单元之读取方法
公开(公告)号：TWI433153B
公开(公告)日：2014-04-01
申请号：TW098127578
申请日：2009-08-17
申请人：財團法人工業技術研究院 , INDUSTRIAL TECHNOLOGY RESEARCH INSTITUTE
发明人：陳達 , CHEN, FREDERICK T.
IPC分类号： G11C11/4193

10. 发明专利

TW201327559A 半導體裝置审中-公开
简体标题：半导体设备
公开(公告)号：TW201327559A
公开(公告)日：2013-07-01
申请号：TW101129702
申请日：2012-08-16
申请人：瑞薩電子股份有限公司 , RENESAS ELECTRONICS CORPORATION
发明人：藪內誠 , YABUUCHI, MAKOTO
IPC分类号： G11C11/4193 , G11C11/413
CPC分类号： G11C11/419
摘要：本發明係一種半導體裝置，為具備複數之靜態型記憶體模組之半導體裝置中，實現該動作邊界之提升者。解決手段係例如具備於寫入動作之時，控制連接於寫入對象之SRAM記憶格(MC)的記憶格電源線(例如ARVDD[0])之電壓位準的寫入補助電路(例如WAST1[0])。寫入補助電路係對應在於寫入動作時有效化之寫入補助許可信號(WTE)，將記憶格電源線之電壓位準，下降至特定之電壓位準(VM1)的同時，將此時之下降速度，對應寫入補助脈衝信號(WPT)之脈衝寬度加以控制。WPT之脈衝寬度係行數愈多(記憶格電源線之長度為長)設定成愈為寬廣。
简体摘要：本发明系一种半导体设备，为具备复数之静态型内存模块之半导体设备中，实现该动作边界之提升者。解决手段系例如具备于写入动作之时，控制连接于写入对象之SRAM记忆格(MC)的记忆格电源线(例如ARVDD[0])之电压位准的写入补助电路(例如WAST1[0])。写入补助电路系对应在于写入动作时有效化之写入补助许可信号(WTE)，将记忆格电源线之电压位准，下降至特定之电压位准(VM1)的同时，将此时之下降速度，对应写入补助脉冲信号(WPT)之脉冲宽度加以控制。WPT之脉冲宽度系行数愈多(记忆格电源线之长度为长)设置成愈为宽广。

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