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1. 发明专利

TWI318505B 快速鎖相迴路裝置及其方法有权
简体标题：快速锁相回路设备及其方法
公开(公告)号：TWI318505B
公开(公告)日：2009-12-11
申请号：TW095100670
申请日：2006-01-06
申请人：瑞昱半導體股份有限公司
发明人：周裕彬 , 管繼孔
IPC分类号： H03L
CPC分类号： H03L7/10 , H03L7/0814 , H03L7/0891 , H03L7/0991 , H03L7/0996 , H03L2207/06 , Y10S331/02
摘要：一種快速鎖相迴路，適用於數位、類比或其混合式之鎖相迴路電路，除了基本操作所需之相位頻率偵測器、電荷幫浦、迴路濾波器以及電壓/電流/數位控制振盪器之外，另有一偵測鎖定電路，此偵測鎖定電路係用以提供一個或一個以上的鎖定訊號，再透過運算處理使達到快速鎖相之目的。 A phase lock loop (PLL) for rapid lock－in is presented in analog, digital, or hybrid forms of PLL circuits. Besides the necessary units that include a phase－frequency detector (PFD), a charge pump, a loop filter, and a voltage/current/digital－controlled oscillator (VCO/ICO/DCO), an additional lock－in detector circuit is applied. The lock－in detector circuit provides one or more lock－in signals, for further processing in order to achieve the purpose of rapid lock－in. 【創作特點】有鑑於先前技術存在之缺點與無法解決的問題，本發明提出一種快速鎖相迴路，係可在數位式以及類比式鎖項迴路中，快速達到鎖相穩態之功效。
本發明係揭露一種類比式鎖相迴路，包括相位頻率偵測器、電荷幫浦、迴路濾波器、電壓/電流控制振盪器以及偵測鎖定電路。相位頻率偵測器接收參考訊號與鎖相輸出訊號，並根據參考訊號與鎖相輸出訊號輸出相位差訊號。電荷幫浦耦接至相位頻率偵測器，並根據相位差訊號對應輸出電壓訊號。迴路濾波器耦接至電荷幫浦，並根據電壓訊號輸出參考電壓訊號。電壓/電流控制振盪器耦接至迴路濾波器，並根據參考電壓訊號輸出鎖相輸出訊號。偵測鎖定電路，接收參考訊號與鎖相輸出訊號，並根據參考訊號與鎖相輸出訊號導出鎖定訊號，此鎖定訊號輸出至迴路濾波器或是電壓/電流控制振盪器兩者或其中之一，便可立即鎖定所預期的頻率相位。
本發明另揭露一種數位式鎖相迴路，包括相位頻率偵測器、相位差量化器、數位控制振盪器以及偵測鎖定電路。相位頻率偵測器接收參考訊號與鎖相輸出訊號，並根據參考訊號與鎖相輸出訊號輸出準位訊號。相位差量化器接收參考訊號與鎖相輸出訊號，並根據參考訊號與鎖相輸出訊號產生計數訊號。數位控制振盪器耦接至相位頻率偵測器與相位差量化器，用以根據鎖定訊號與準位訊號產生鎖相輸出訊號。偵測鎖定電路接收參考訊號與鎖相輸出訊號，並根據參考訊號與鎖相輸出訊號導出鎖定訊號，此鎖定訊號係用以立即鎖定所預期之頻率相位。
本發明另揭露一種數位類比混合式鎖相迴路，包括數位式鎖相迴路、類比式鎖相迴路以及偵測鎖定電路。數位式鎖相迴路接收第一鎖相輸出訊號並輸出第二鎖相輸出訊號。類比式鎖相迴路接收第二鎖相輸出訊號並輸出第一鎖相輸出訊號。偵測鎖定電路接收參考訊號以及接收第一鎖相輸出訊號與第二鎖相輸出訊號兩者或其中之一，並根據這些訊號導出鎖定訊號，將鎖定訊號輸出至數位式鎖相迴路以及類比式鎖相迴路兩者或其中之一，用以立即鎖定所預期之頻率相位。
本發明另提供一種快速達到頻率相位鎖相穩態的方法，適用於鎖相迴路，包括先對參考訊號進行週期性特徵量測，再根據週期性特徵量測設定頻率與相位兩者或其中之一，並且根據頻率與相位兩者或其中之一以提供鎖定訊號，使鎖相輸出訊號直接進入頻率相位的鎖相穩態，其中週期性特徵量測的時間可小於、等於或大於一週期。
本發明另提供一種快速達到頻率相位鎖相穩態的方法，適用於鎖相迴路，包括先取得鎖定頻率的上限頻率與下限頻率，再根據上限頻率與下限頻率設定頻率與相位兩者或少其中之一，並且根據頻率與相位兩者或其中之一以提供鎖定訊號，使鎖相輸出訊號直接進入頻率相位之鎖相穩態，其中頻率與相位兩者或其中之一係由上限頻率與下限頻率之間的中間頻率換算得到。
本發明係利用偵測鎖定電路達到快速進入鎖相穩態之目的，以致能快速鎖相。有關本發明的特徵與實作，茲配合圖示作最佳實施例詳細說明如下。
简体摘要：一种快速锁相回路，适用于数码、模拟或其混合式之锁相回路电路，除了基本操作所需之相位频率侦测器、电荷帮浦、回路滤波器以及电压/电流/数码控制振荡器之外，另有一侦测锁定电路，此侦测锁定电路系用以提供一个或一个以上的锁定信号，再透过运算处理使达到快速锁相之目的。 A phase lock loop (PLL) for rapid lock－in is presented in analog, digital, or hybrid forms of PLL circuits. Besides the necessary units that include a phase－frequency detector (PFD), a charge pump, a loop filter, and a voltage/current/digital－controlled oscillator (VCO/ICO/DCO), an additional lock－in detector circuit is applied. The lock－in detector circuit provides one or more lock－in signals, for further processing in order to achieve the purpose of rapid lock－in. 【创作特点】有鉴于先前技术存在之缺点与无法解决的问题，本发明提出一种快速锁相回路，系可在数码式以及模拟式锁项回路中，快速达到锁相稳态之功效。本发明系揭露一种模拟式锁相回路，包括相位频率侦测器、电荷帮浦、回路滤波器、电压/电流控制振荡器以及侦测锁定电路。相位频率侦测器接收参考信号与锁相输出信号，并根据参考信号与锁相输出信号输出相位差信号。电荷帮浦耦接至相位频率侦测器，并根据相位差信号对应输出电压信号。回路滤波器耦接至电荷帮浦，并根据电压信号输出参考电压信号。电压/电流控制振荡器耦接至回路滤波器，并根据参考电压信号输出锁相输出信号。侦测锁定电路，接收参考信号与锁相输出信号，并根据参考信号与锁相输出信号导出锁定信号，此锁定信号输出至回路滤波器或是电压/电流控制振荡器两者或其中之一，便可立即锁定所预期的频率相位。本发明另揭露一种数码式锁相回路，包括相位频率侦测器、相位差量化器、数码控制振荡器以及侦测锁定电路。相位频率侦测器接收参考信号与锁相输出信号，并根据参考信号与锁相输出信号输出准位信号。相位差量化器接收参考信号与锁相输出信号，并根据参考信号与锁相输出信号产生计数信号。数码控制振荡器耦接至相位频率侦测器与相位差量化器，用以根据锁定信号与准位信号产生锁相输出信号。侦测锁定电路接收参考信号与锁相输出信号，并根据参考信号与锁相输出信号导出锁定信号，此锁定信号系用以立即锁定所预期之频率相位。本发明另揭露一种数码模拟混合式锁相回路，包括数码式锁相回路、模拟式锁相回路以及侦测锁定电路。数码式锁相回路接收第一锁相输出信号并输出第二锁相输出信号。模拟式锁相回路接收第二锁相输出信号并输出第一锁相输出信号。侦测锁定电路接收参考信号以及接收第一锁相输出信号与第二锁相输出信号两者或其中之一，并根据这些信号导出锁定信号，将锁定信号输出至数码式锁相回路以及模拟式锁相回路两者或其中之一，用以立即锁定所预期之频率相位。本发明另提供一种快速达到频率相位锁相稳态的方法，适用于锁相回路，包括先对参考信号进行周期性特征量测，再根据周期性特征量测设置频率与相位两者或其中之一，并且根据频率与相位两者或其中之一以提供锁定信号，使锁相输出信号直接进入频率相位的锁相稳态，其中周期性特征量测的时间可小于、等于或大于一周期。本发明另提供一种快速达到频率相位锁相稳态的方法，适用于锁相回路，包括先取得锁定频率的上限频率与下限频率，再根据上限频率与下限频率设置频率与相位两者或少其中之一，并且根据频率与相位两者或其中之一以提供锁定信号，使锁相输出信号直接进入频率相位之锁相稳态，其中频率与相位两者或其中之一系由上限频率与下限频率之间的中间频率换算得到。本发明系利用侦测锁定电路达到快速进入锁相稳态之目的，以致能快速锁相。有关本发明的特征与实作，兹配合图标作最佳实施例详细说明如下。

2. 发明专利

TW200922150A 全數位鎖相迴路及其時間至數位轉換器模組、循環式時間至數位轉換器模組、錯誤防止方法以及校準方法 ERROR PROTECTION METHOD, TDC MODULE, CTDC MODULE, ALL-DIGITAL PHASE-LOCKED LOOP, AND CALIBRATION METHOD THEREOF 审中-公开
简体标题：全数码锁相回路及其时间至数码转换器模块、循环式时间至数码转换器模块、错误防止方法以及校准方法 ERROR PROTECTION METHOD, TDC MODULE, CTDC MODULE, ALL-DIGITAL PHASE-LOCKED LOOP, AND CALIBRATION METHOD THEREOF
公开(公告)号：TW200922150A
公开(公告)日：2009-05-16
申请号：TW097139712
申请日：2008-10-16
申请人：聯發科技股份有限公司 MEDIATEK INC.
发明人：張湘輝 CHANG, HSIANG HUI , 謝秉諭 HSIEH, BING YU , 詹景宏 ZHAN, JING HONG CONAN
IPC分类号： H03M , H03L
CPC分类号： H03L7/085 , H03L7/0991 , H03L2207/50
摘要：本發明涉及錯誤防止方法、時間至數位轉換器模組、循環式時間至數位轉換器模組、全數位鎖相迴路及校準方法。錯誤防止方法用於全數位鎖相迴路之時間至數位轉換解碼器。錯誤防止方法包含由時間至數位轉換解碼器取得資料訊號;由時間至數位轉換解碼器取得循環訊號;對資料訊號之第一預定位元與循環訊號之第二預定位元實施互斥或邏輯運算,以產生誤差保護碼;及藉由將誤差保護碼加入於循環訊號並將循環訊號位移第三預定數量之位元,來使用誤差保護碼來修正循環訊號中的誤差。
简体摘要：本发明涉及错误防止方法、时间至数码转换器模块、循环式时间至数码转换器模块、全数码锁相回路及校准方法。错误防止方法用于全数码锁相回路之时间至数码转换译码器。错误防止方法包含由时间至数码转换译码器取得数据信号;由时间至数码转换译码器取得循环信号;对数据信号之第一预定比特与循环信号之第二预定比特实施互斥或逻辑运算,以产生误差保护码;及借由将误差保护码加入于循环信号并将循环信号位移第三预定数量之比特,来使用误差保护码来修正循环信号中的误差。

3. 发明专利

TW200919973A 誤差補償方法、數位相位誤差消除模組與全數位鎖相迴路 ERROR COMPENSATION METHOD, DIGITAL PHASE ERROR CANCELLATION MODULE, AND ADPLL THEREOF 审中-公开
简体标题：误差补偿方法、数码相位误差消除模块与全数码锁相回路 ERROR COMPENSATION METHOD, DIGITAL PHASE ERROR CANCELLATION MODULE, AND ADPLL THEREOF
公开(公告)号：TW200919973A
公开(公告)日：2009-05-01
申请号：TW097139713
申请日：2008-10-16
申请人：聯發科技股份有限公司 MEDIATEK INC.
发明人：張湘輝 CHANG, HSIANG HUI , 謝秉諭 HSIEH, BING YU , 詹景宏 ZHAN, JING HONG CONAN
IPC分类号： H03L
CPC分类号： H03L7/085 , H03L7/0991 , H03L2207/50
摘要：本發明涉及誤差補償方法、數位相位誤差消除模組與全數位鎖相迴路。一種誤差補償方法,用於全數位鎖相迴路,誤差補償方法包含:決定補償誤差;及加入補償誤差,以補償全數位鎖相迴路中之誤差。
简体摘要：本发明涉及误差补偿方法、数码相位误差消除模块与全数码锁相回路。一种误差补偿方法,用于全数码锁相回路,误差补偿方法包含:决定补偿误差;及加入补偿误差,以补偿全数码锁相回路中之误差。

4. 发明专利

TWI302784B 自動調整之高準確性振盪器 AUTO-ADJUSTING HIGH ACCURACY OSCILLATOR 有权
简体标题：自动调整之高准确性振荡器 AUTO-ADJUSTING HIGH ACCURACY OSCILLATOR
公开(公告)号：TWI302784B
公开(公告)日：2008-11-01
申请号：TW094137284
申请日：2005-10-25
申请人：盛群半導體股份有限公司 HOLTEK SEMICONDUCTOR INC.
发明人：楊志偉 YANG, CHIH-WEI , 李建勳 LEE, CHIEN-HSUN , 劉祥生 LIU, HSIANG-SHENG , 黃全興 HUANG, QUAN-XING
IPC分类号： H03B , H03L
CPC分类号： H03L7/0991 , H03L7/093 , H04L7/08
摘要：本發明係一種自動調整之高準確性振盪器,其架構係包括有:一頻率比較器,將USB主端的同步信號與元件端振盪信號做一判讀,以獲得二信號之頻率差異;一控制調整電路,其係至少包括一計數器及一加減法電路,計數器計數必需產生的變化量,該變化量再傳送至加減法電路,經由加減法電路彙整數位編碼;一振盪器,根據控制調整電路數位編碼的數値,決定必須要增加頻率或降低頻率,而逐步使頻率趨近於同步信號,最後與同步信號相等。
简体摘要：本发明系一种自动调整之高准确性振荡器,其架构系包括有:一频率比较器,将USB主端的同步信号与组件端振荡信号做一判读,以获得二信号之频率差异;一控制调整电路,其系至少包括一计数器及一加减法电路,计数器计数必需产生的变化量,该变化量再发送至加减法电路,经由加减法电路汇整数码编码;一振荡器,根据控制调整电路数码编码的数値,决定必须要增加频率或降低频率,而逐步使频率趋近于同步信号,最后与同步信号相等。

5. 发明专利

TW200723701A 自我測試的數位鎖項迴路及其方法 SELF-TEST DIGITAL PHASE-LOCKED LOOP AND METHOD THEREOF 审中-公开
简体标题：自我测试的数码锁项回路及其方法 SELF-TEST DIGITAL PHASE-LOCKED LOOP AND METHOD THEREOF
公开(公告)号：TW200723701A
公开(公告)日：2007-06-16
申请号：TW095136702
申请日：2006-10-03
申请人：鈺創科技股份有限公司 ETRON TECHNOLOGY INC.
发明人：李銘富 MING-FUO LEE
IPC分类号： H03L
CPC分类号： H03L7/08 , G01R31/31725 , G01R31/31727 , G01R31/3187 , H03L7/0991
摘要：一種鎖項迴路(PLL)裝置係利用一數位控制單元,以執行一穩定的鎖項及自我測試。鎖項迴路(PLL)電路內部會產生一組數位參數,該組數位參數可作為測試的基礎。因此,可藉由一種數位方法來測試鎖項迴路(PLL),此方法有別於傳統的類比方法。另外,本發明亦提供一種鎖項迴路機制,係包含三種操作模式和一套資料產生的步驟,而當鎖項迴路(PLL)運作時,資料擷取電路會擷取其產生之有用資料。
简体摘要：一种锁项回路(PLL)设备系利用一数码控制单元,以运行一稳定的锁项及自我测试。锁项回路(PLL)电路内部会产生一组数码参数,该组数码参数可作为测试的基础。因此,可借由一种数码方法来测试锁项回路(PLL),此方法有别于传统的模拟方法。另外,本发明亦提供一种锁项回路机制,系包含三种操作模式和一套数据产生的步骤,而当锁项回路(PLL)运作时,数据截取电路会截取其产生之有用数据。

6. 发明专利

TW200618631A 視訊時脈及相關目標影像視框之產生方法 METHOD FOR GENERATING A VIDEO CLOCK AND AN ASSOCIATED TARGET IMAGE FRAME 审中-公开
简体标题：视频时脉及相关目标影像视框之产生方法 METHOD FOR GENERATING A VIDEO CLOCK AND AN ASSOCIATED TARGET IMAGE FRAME
公开(公告)号：TW200618631A
公开(公告)日：2006-06-01
申请号：TW093135178
申请日：2004-11-17
申请人：瑞昱半導體股份有限公司 REALTEK SEMICONDUCTOR CORP.
发明人：周裕彬 CHOU, YU PIN
IPC分类号： H04N
CPC分类号： G09G5/008 , H03L7/0991 , H03L7/18
摘要：本發明揭露一種視訊時脈及相關目標影像視框之產生方法，其係依據一視框像素值及一垂直同步訊號，來產生一輸出時脈訊號，用以輸出一目標影像視框，以顯示於一面板上，其中該目標影像視框係對應於一來源影像視框。該視框像素值係一預定視框格式所包含之像素數，該垂直同步訊號則為輸入垂直同步訊號或輸出垂直同步訊號。所產生之輸出時脈訊號的週期，係為該垂直同步訊號的週期與該視框像素值相除之結果，以使該目標影像視框之格式保持實質上固定，並實質上等於該預定視框格式。
简体摘要：本发明揭露一种视频时脉及相关目标影像视框之产生方法，其系依据一视框像素值及一垂直同步信号，来产生一输出时脉信号，用以输出一目标影像视框，以显示于一皮肤上，其中该目标影像视框系对应于一来源影像视框。该视框像素值系一预定视框格式所包含之像素数，该垂直同步信号则为输入垂直同步信号或输出垂直同步信号。所产生之输出时脉信号的周期，系为该垂直同步信号的周期与该视框像素值相除之结果，以使该目标影像视框之格式保持实质上固定，并实质上等于该预定视框格式。

7. 发明专利

TW254014B 數位控制振盪器失效
简体标题：数码控制振荡器
公开(公告)号：TW254014B
公开(公告)日：1995-08-11
申请号：TW083109510
申请日：1994-10-13
申请人： AT&T公司
发明人：葛雷哥利.湯瑪士.布朗斯
IPC分类号： H03L
CPC分类号： H03L7/0991
摘要：根據本發明之一實施例的一個簡要的電路 (即1000) 包括：一數位控制振盪器 (即 810) 。此數位控制振盪器 (即 810
) 包括一邊緣延遲振盪器 (即 100，200) 用以因應於數位時鐘脈衝而產生數位振盪器脈衝，每一個振盪器脈衝均具有一上升緣與下降緣。此邊緣延遲振盪器 (即 100，200) 並進一步用以因應於一延遲信號來延遲其中至少一個振盪器脈衝邊緣。
而根據本發明另一個實施例之降低數位輸出信號之相位量化（phase-quantization）的方法，其步驟包括：以一實質上預定之頻率產生一第一串列的數位脈衝，每一個第一串列的數位脈衝均含有一上升緣及下降緣；以一實質上預定之頻率產生一第二串列的數位脈衝，每一個第二串列的數位脈衝均含有一上升緣及下降緣，此第二串列與第一串列不同相，其中至少有一個第二串列的數位脈衝的一個邊緣被延遲至少大約半個此實質上預定之頻率的週期；以及聯合至少包括一個邊緣被延遲的脈衝之第二串列與第一串列，藉以提供具有降低的相位量化之數位輸出信號。
简体摘要：根据本发明之一实施例的一个简要的电路 (即1000) 包括：一数码控制振荡器 (即 810) 。此数码控制振荡器 (即 810 ) 包括一边缘延迟振荡器 (即 100，200) 用以因应于数码时钟脉冲而产生数码振荡器脉冲，每一个振荡器脉冲均具有一上升缘与下降缘。此边缘延迟振荡器 (即 100，200) 并进一步用以因应于一延迟信号来延迟其中至少一个振荡器脉冲边缘。而根据本发明另一个实施例之降低数码输出信号之相位量化（phase-quantization）的方法，其步骤包括：以一实质上预定之频率产生一第一串行的数码脉冲，每一个第一串行的数码脉冲均含有一上升缘及下降缘；以一实质上预定之频率产生一第二串行的数码脉冲，每一个第二串行的数码脉冲均含有一上升缘及下降缘，此第二串行与第一串行不同相，其中至少有一个第二串行的数码脉冲的一个边缘被延迟至少大约半个此实质上预定之频率的周期；以及联合至少包括一个边缘被延迟的脉冲之第二串行与第一串行，借以提供具有降低的相位量化之数码输出信号。

8. 发明专利

TW201733270A 具有用於接收器相位同步的時脈及資料恢復功能的鎖相迴路审中-公开
简体标题：具有用于接收器相位同步的时脉及数据恢复功能的锁相回路
公开(公告)号：TW201733270A
公开(公告)日：2017-09-16
申请号：TW105135590
申请日：2016-11-02
申请人：台灣積體電路製造股份有限公司 , TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY LTD.
发明人：郭豐維 , KUO, FENG WEI , 周淳朴 , JOU, CHEWN-PU , 陳煥能 , CHEN, HUAN-NENG , 卓聯洲 , CHO, LAN-CHOU , 沈武 , SHEN, WILLIAM WU
IPC分类号： H03L7/099 , H04J3/06 , H04L7/033 , H04L7/04
CPC分类号： H04J3/0658 , H03L7/099 , H03L7/0991 , H03L7/18 , H03L2207/50 , H04L7/0087 , H04L7/0331 , H04L7/04 , H04L27/0014 , H04L27/2637 , H04L27/2657
摘要：一種用於射頻互連件(RFI)之傳輸器包含經組態以產生時脈恢復訊號且將該時脈恢復訊號傳輸至接收器之載波產生器。該載波產生器包含經組態以接收第一訊號且基於該第一訊號而產生第一載波訊號之第一調諧配置。該載波產生器包含經組態以接收不同於該第一訊號之第二訊號且基於該第二訊號而產生第二載波訊號之第二調諧配置。該傳輸器包含經組態以產生第一經調變資料訊號之第一調變器。該傳輸器進一步包含經組態以產生第二經調變資料訊號之第二調變器。該傳輸器包含經組態以將該第一經調變資料訊號及該第二經調變資料訊號選擇性地傳輸至該接收器之輸出。
简体摘要：一种用于射频互连件(RFI)之传输器包含经组态以产生时脉恢复信号且将该时脉恢复信号传输至接收器之载波产生器。该载波产生器包含经组态以接收第一信号且基于该第一信号而产生第一载波信号之第一调谐配置。该载波产生器包含经组态以接收不同于该第一信号之第二信号且基于该第二信号而产生第二载波信号之第二调谐配置。该传输器包含经组态以产生第一经调制数据信号之第一调制器。该传输器进一步包含经组态以产生第二经调制数据信号之第二调制器。该传输器包含经组态以将该第一经调制数据信号及该第二经调制数据信号选择性地传输至该接收器之输出。

9. 发明专利

TWI587635B 數位鎖相迴路之供應電壓控制有权
简体标题：数码锁相回路之供应电压控制
公开(公告)号：TWI587635B
公开(公告)日：2017-06-11
申请号：TW104126251
申请日：2015-08-12
申请人：英特爾股份有限公司 , INTEL CORPORATION
发明人：法密利亞諾姆 , FAMILIA, NOAM , 薩克索諾夫阿維多 , SAKSONOV, AVIGDOR , 費涅埃亞 , FAYNEH, EYAL , 秀喬瑟夫 , SHOR, JOSEPH
IPC分类号： H03L7/099 , H03L7/14
CPC分类号： H03L7/0991 , H03B5/10 , H03K3/0315 , H03L5/00 , H03L7/083 , H03L7/091 , H03L7/093 , H03L7/095 , H03L7/099 , H03L7/0995 , H03L7/18

10. 发明专利

TW201703439A 無突波之數位控制振盪器碼更新技術审中-公开
简体标题：无突波之数码控制振荡器码更新技术
公开(公告)号：TW201703439A
公开(公告)日：2017-01-16
申请号：TW105111366
申请日：2016-04-12
申请人：英特爾公司 , INTEL CORPORATION
发明人：魏芳欣 , WEI, FANGXING , 艾倫麥可J , ALLEN, MICHAEL J. , 夏塞圖爾M , SHAH, SETUL M.
IPC分类号： H03L7/099
CPC分类号： H03L7/0991 , H03L7/087 , H03L7/093 , H03L7/095 , H03L7/0995 , H03L2207/50
摘要：一種無突波之數位控制振盪器(DCO)碼更新可藉由使DCO碼更新之轉變同步化於DCO時脈輸出信號中之一脈衝之一邏輯狀態轉變來達成，使得達成該碼更新時，DCO延遲鏈仍維持在同一邏輯狀態中。一狀態機可對一時序電路提供該DCO碼更新及一脈衝更新信號。該DCO碼更新可與該脈衝更新信號中之一脈衝對準。該脈衝更新信號中之該脈衝與脈衝DCO時脈輸出中之一脈衝之一狀態轉變一經對準，該時序電路便可產生一DCO碼更新致能信號。該DCO碼更新致能信號可與該脈衝DCO時脈輸出中之一狀態轉變對準以許可一無突波之DCO碼更新。
简体摘要：一种无突波之数码控制振荡器(DCO)码更新可借由使DCO码更新之转变同步化于DCO时脉输出信号中之一脉冲之一逻辑状态转变来达成，使得达成该码更新时，DCO延迟链仍维持在同一逻辑状态中。一状态机可对一时序电路提供该DCO码更新及一脉冲更新信号。该DCO码更新可与该脉冲更新信号中之一脉冲对准。该脉冲更新信号中之该脉冲与脉冲DCO时脉输出中之一脉冲之一状态转变一经对准，该时序电路便可产生一DCO码更新致能信号。该DCO码更新致能信号可与该脉冲DCO时脉输出中之一状态转变对准以许可一无突波之DCO码更新。

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