专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

2. 发明专利

TWI392082B 電熔絲及其製造方法失效
简体标题：电熔丝及其制造方法
公开(公告)号：TWI392082B
公开(公告)日：2013-04-01
申请号：TW095140404
申请日：2006-11-01
申请人：萬國商業機器公司 , INTERNATIONAL BUSINESS MACHINES CORPORATION
发明人：許履塵 , HSU, LOUIS LU-CHEN , 傑克A. 曼得門 , MANDELMAN, JACK A. , 威廉R. 頓提 , TONTI, WILLIAM R.
IPC分类号： H01L27/04 , H01L21/00
CPC分类号： H01L23/5252 , H01L2924/0002 , H01L2924/00

3. 发明专利

TWI349989B 可靠度提昇之改良式介層孔底部結構 MODIFIED VIA BOTTOM STRUCTURE FOR RELIABILITY ENHANCEMENT 失效
简体标题：可靠度提升之改良式介层孔底部结构 MODIFIED VIA BOTTOM STRUCTURE FOR RELIABILITY ENHANCEMENT
公开(公告)号：TWI349989B
公开(公告)日：2011-10-01
申请号：TW094134501
申请日：2005-10-03
申请人：萬國商業機器公司
发明人：勞倫斯A 克萊芬哲 , 堤摩西J 達頓 , 許履塵 , 科納E 摩瑞 , 卡爾瑞登斯 , 黃洸漢 , 楊智超
IPC分类号： H01L
CPC分类号： H01L21/76802 , H01L21/76805 , H01L21/76843 , H01L21/76844 , H01L21/76847 , H01L21/76865 , H01L23/5226 , H01L23/53238 , H01L23/53295 , H01L2924/0002 , H01L2924/3011 , H01L2924/00
摘要：本發明提供一種可用於BEOL的互連(interconnect)結構，與習知互連結構相較，本發明之互連結構在一般晶片操作期間具有良好的機械接觸，且在各種可靠性測試過程中不會失效。本發明之互連結構具有一扭結介面(kinked interface)於介層孔之底部，此介層孔位於一層間(interlayer)介電層內。特別是，本發明之互連結構包含：具有至少一金屬互連嵌入其表面的一第一介電層；位於第一介電層頂部之一第二介電層，其中第二介電層具有至少一開孔(aperture)，且此開孔具有一上部接線區域以及一下部介層孔區域，其中下部介層孔區域包含一扭結介面；至少一對襯墊，至少位於該至少一開孔之垂直壁上；以及填充至少一開孔的一導電材料。
简体摘要：本发明提供一种可用于BEOL的互连(interconnect)结构，与习知互链接构相较，本发明之互链接构在一般芯片操作期间具有良好的机械接触，且在各种可靠性测试过程中不会失效。本发明之互链接构具有一扭结界面(kinked interface)于介层孔之底部，此介层孔位于一层间(interlayer)介电层内。特别是，本发明之互链接构包含：具有至少一金属互连嵌入其表面的一第一介电层；位于第一介电层顶部之一第二介电层，其中第二介电层具有至少一开孔(aperture)，且此开孔具有一上部接线区域以及一下部介层孔区域，其中下部介层孔区域包含一扭结界面；至少一对衬垫，至少位于该至少一开孔之垂直壁上；以及填充至少一开孔的一导电材料。

4. 发明专利

TW556202B 於記憶體電路解擾頻資料映射之方法失效
简体标题：于内存电路解扰频数据映射之方法
公开(公告)号：TW556202B
公开(公告)日：2003-10-01
申请号：TW090117896
申请日：2001-07-23
申请人：北美億恒科技公司 , 萬國商業機器公司
发明人：古瑟雷曼 , 葛德法蘭寇斯凱 , 許履塵 , 亞明瑞斯
IPC分类号： G11C
CPC分类号： G11C29/10 , G01R31/3183 , G01R31/31926 , G11C29/56
摘要：一種根據實際圖樣用於在記憶體電路內產生邏輯硬體測試圖樣的自動方法，該自動方法包含從一組己知邏輯資料圖樣逆向轉換。因為該方法會自動執行，因此不需要記憶體電路內的資料擾頻知識。
简体摘要：一种根据实际图样用于在内存电路内产生逻辑硬件测试图样的自动方法，该自动方法包含从一组己知逻辑数据图样逆向转换。因为该方法会自动运行，因此不需要内存电路内的数据扰频知识。

5. 发明专利

TW516144B 環狀圖案之自我修整方法失效
简体标题：环状图案之自我修整方法
公开(公告)号：TW516144B
公开(公告)日：2003-01-01
申请号：TW090117323
申请日：2001-07-16
申请人：萬國商業機器公司
发明人：樓倫斯A 克萊文葛 , 許履塵 , 傑克 A 曼德爾曼 , 卡爾 J 瑞登斯
IPC分类号： H01L
CPC分类号： H01L21/0334
摘要：一種用來自行修整圖案之方法，包含下列步驟：在一基材上沈積的一第一材料內形成其中包含複數個規則或不規則金屬線路之一圖案；沈積由第二材料構成的一保形層；以及蝕刻該第二材料，以便沿著由該第一材料構成的金屬線路之側壁而形成由該第二材料構成的間隔物。
简体摘要：一种用来自行修整图案之方法，包含下列步骤：在一基材上沉积的一第一材料内形成其中包含复数个守则或不守则金属线路之一图案；沉积由第二材料构成的一保形层；以及蚀刻该第二材料，以便沿着由该第一材料构成的金属线路之侧壁而形成由该第二材料构成的间隔物。

6. 发明专利

TW493250B 合併電容器及凹形堆疊電容器動態隨機存取記憶體之電容器接觸方法失效
简体标题：合并电容器及凹形堆栈电容器动态随机存取内存之电容器接触方法
公开(公告)号：TW493250B
公开(公告)日：2002-07-01
申请号：TW090115607
申请日：2001-06-27
申请人：萬國商業機器公司 , 億恒科技公司
发明人：湯瑪斯 W 戴爾 , 許履塵 , 大衛E 寇特奇 , 卡爾 J 瑞登斯 , 傑哈德庫克爾 , 李雄 , 楊霖 , 楊錦帕
IPC分类号： H01L
CPC分类号： H01L2924/0002 , H01L2924/00
摘要：本發明揭示一種DRAM元件及其製造方法，其利用合併堆疊電容器形成及電接觸消除臨界微影製造步驟。可利用單一微影步驟形成電接觸，因堆疊電容器和位元線共面而堆疊電容器在位元線間之絕緣材料中。和傳統電容器在位元線上(COB)DRAM元件不同，此電容器在位元線旁DRAM元件並無提供電容器接觸之需要，使之可以較低總拓樸達到較高之電容。
简体摘要：本发明揭示一种DRAM组件及其制造方法，其利用合并堆栈电容器形成及电接触消除临界微影制造步骤。可利用单一微影步骤形成电接触，因堆栈电容器和比特线共面而堆栈电容器在比特线间之绝缘材料中。和传统电容器在比特在线(COB)DRAM组件不同，此电容器在比特线旁DRAM组件并无提供电容器接触之需要，使之可以较低总拓朴达到较高之电容。

7. 发明专利

TWI351727B 製造具有貫穿介層連接的雙側絕緣層上矽晶圓尺寸封裝之裝置及方法 DEVICE AND METHOD FOR FABRICATING DOUBLE-SIDED SOI WAFER SCALE PACKAGE WITH THROUGH VIA CONNECTIONS 失效
简体标题：制造具有贯穿介层连接的双侧绝缘层上硅晶圆尺寸封装之设备及方法 DEVICE AND METHOD FOR FABRICATING DOUBLE-SIDED SOI WAFER SCALE PACKAGE WITH THROUGH VIA CONNECTIONS
公开(公告)号：TWI351727B
公开(公告)日：2011-11-01
申请号：TW094139868
申请日：2005-11-14
申请人：萬國商業機器公司
发明人：陳厚 , 許履塵
IPC分类号： H01L
CPC分类号： H01L21/76898 , H01L23/481 , H01L24/05 , H01L24/94 , H01L25/0652 , H01L25/18 , H01L2221/68345 , H01L2221/68363 , H01L2224/05009 , H01L2224/0557 , H01L2224/06181 , H01L2224/14181 , H01L2224/16 , H01L2224/16146 , H01L2224/81191 , H01L2224/81192 , H01L2224/94 , H01L2924/01078 , H01L2924/01079 , H01L2924/10253 , H01L2924/13091 , H01L2924/14 , H01L2924/1461 , H01L2924/15153 , H01L2924/1517 , H01L2924/16195 , H01L2924/00 , H01L2224/11 , H01L2224/81
摘要：本發明揭示一種半導體封裝，其包含SOI晶圓，該晶圓具有包含積體電路系統的第一側，以及在第一側對面形成至少一腔室的第二側。將至少一晶片或組件置於腔室中。埋式氧化物介層將晶片連接至積體電路系統。
简体摘要：本发明揭示一种半导体封装，其包含SOI晶圆，该晶圆具有包含集成电路系统的第一侧，以及在第一侧对面形成至少一腔室的第二侧。将至少一芯片或组件置于腔室中。埋式氧化物介层将芯片连接至集成电路系统。

8. 发明专利

TWI343641B 互補式金氧半導體之井結構及其形成方法 CMOS WELL STRUCTURE AND METHOD OF FORMING THE SAME 失效
简体标题：互补式金属氧化物半导体之井结构及其形成方法 CMOS WELL STRUCTURE AND METHOD OF FORMING THE SAME
公开(公告)号：TWI343641B
公开(公告)日：2011-06-11
申请号：TW093134994
申请日：2004-11-15
申请人：萬國商業機器公司
发明人：胡克泰倫斯B , 許履塵 , 喬西雷吉夫V , 羅齊魏納 , 海安屈威弗列德E
IPC分类号： H01L
CPC分类号： H01L29/78 , H01L21/823892 , H01L27/0928
摘要：一種用以形成互補式金氧半導體之井結構的方法，包括在一基材上形成複數個第一傳導型式之井，各第一傳導型式之井係形成在一第一遮罩中的一各自之開口中。一罩蓋係形成於各第一傳導型式之井上，而後移除該第一遮罩。數個側壁間隔件係形成在各該等第一傳導型式之井的側壁上。複數個第二傳導型式之井會形成，各複數個第二傳導型式之井係形成在各自的第一傳導型式井之間。複數個淺溝槽隔離係形成在該等第一傳導型式之井與第二傳導型式之井間。該等複數個第一傳導型式之井係由第一選擇性磊晶成長製程形成，且該等複數個第二傳導型式之井係由第二選擇性磊晶成長製程形成。
简体摘要：一种用以形成互补式金属氧化物半导体之井结构的方法，包括在一基材上形成复数个第一传导型式之井，各第一传导型式之井系形成在一第一遮罩中的一各自之开口中。一罩盖系形成于各第一传导型式之井上，而后移除该第一遮罩。数个侧壁间隔件系形成在各该等第一传导型式之井的侧壁上。复数个第二传导型式之井会形成，各复数个第二传导型式之井系形成在各自的第一传导型式井之间。复数个浅沟槽隔离系形成在该等第一传导型式之井与第二传导型式之井间。该等复数个第一传导型式之井系由第一选择性磊晶成长制程形成，且该等复数个第二传导型式之井系由第二选择性磊晶成长制程形成。

9. 发明专利

TW200410382A 共享晶片上解碼耦電容器及散熱裝置 SHARED ON-CHIP DECOUPLING CAPACITOR AND HEAT-SINK DEVICES 失效
简体标题：共享芯片上译码耦电容器及散热设备 SHARED ON-CHIP DECOUPLING CAPACITOR AND HEAT-SINK DEVICES
公开(公告)号：TW200410382A
公开(公告)日：2004-06-16
申请号：TW092118617
申请日：2003-07-08
申请人：萬國商業機器公司 INTERNATIONAL BUSINESS MACHINES CORPORATION
发明人：樓倫斯A. 克萊文葛 , 許宗美 , 許履塵 , 黃洸漢
IPC分类号： H01L
CPC分类号： H01L23/367 , H01L23/5223 , H01L2924/0002 , Y10T307/74 , Y10T307/766 , Y10T307/773 , Y10T307/832 , H01L2924/00
摘要：本發明揭示一種用於一整合晶片結構之方法及結構，其包含一具有一功率供應之基板、一附著於該基板之晶片、附著於該晶片及該功率供應之至少二解耦電容器以及經調適以選擇欲散佈有非活動解耦電容器之活動解耦電容器的實體位置之一控制電路。本發明將該等解耦電容器與該功率供應選擇性連接及分離，使該等非活動解耦電容器橫跨該晶片提供一均勻散熱功能，而該等活動解耦電容器則橫跨該晶片提供一均勻功率調節功能。
简体摘要：本发明揭示一种用于一集成芯片结构之方法及结构，其包含一具有一功率供应之基板、一附着于该基板之芯片、附着于该芯片及该功率供应之至少二解耦电容器以及经调适以选择欲散布有非活动解耦电容器之活动解耦电容器的实体位置之一控制电路。本发明将该等解耦电容器与该功率供应选择性连接及分离，使该等非活动解耦电容器横跨该芯片提供一均匀散热功能，而该等活动解耦电容器则横跨该芯片提供一均匀功率调节功能。

10. 发明专利

TW548649B 基於單元漏電監看之動態隨機存取記憶體再新率之動態調整失效
简体标题：基于单元漏电监看之动态随机存取内存再新率之动态调整
公开(公告)号：TW548649B
公开(公告)日：2003-08-21
申请号：TW091100307
申请日：2002-01-11
申请人：萬國商業機器公司 , 北美億恒科技公司
发明人：許履塵 , 葛德法蘭寇斯基 , 奧立佛威佛特納
IPC分类号： G11C
CPC分类号： G11C11/406 , G11C2207/104 , G11C2207/2254
摘要：一種新穎的動態隨機存取記憶體(DRAM)再新方法及系統，與一種新穎的低功率漏電監看裝置之設計方法，對於 DRAM再新方法，該再新循環時間直接基於單元漏電的情況進行調整。一種低功率漏電監看裝置之設計方法係使用一種與實際陣列單元相同之記憶體單元，此監看單元並設計用來代表一般的單元或最差的單元漏電情況，如果漏電的很嚴重，再新循環時間將大大的降低或是減半；如果漏電量非常低或是未被查覺，再新循環時間將大大的增加，或是加倍；如果漏電為中等，或是在正常的範圍內，再新循環時間將以最有效的方式進行著，因此用於DRAM再新之功率消耗量將減到最小。本方法之優點涵蓋目前已經存在之方法，基於晶片溫度進行再新循環時間之調整包含(1)將非溫度相依的漏電因素之影響列入考慮，(2)本發明在晶片上整合此類裝置，不需要不同的處理步驟，或是額外的處理成本，及(3)本發明為一標準的方法，不需要對監看單元進行任何的校準，此外，其漏電機制及可靠度關係全部與實體陣列中之單元相同。
简体摘要：一种新颖的动态随机存取内存(DRAM)再新方法及系统，与一种新颖的低功率漏电监看设备之设计方法，对于 DRAM再新方法，该再新循环时间直接基于单元漏电的情况进行调整。一种低功率漏电监看设备之设计方法系使用一种与实际数组单元相同之内存单元，此监看单元并设计用来代表一般的单元或最差的单元漏电情况，如果漏电的很严重，再新循环时间将大大的降低或是减半；如果漏电量非常低或是未被查觉，再新循环时间将大大的增加，或是加倍；如果漏电为中等，或是在正常的范围内，再新循环时间将以最有效的方式进行着，因此用于DRAM再新之功率消耗量将减到最小。本方法之优点涵盖目前已经存在之方法，基于芯片温度进行再新循环时间之调整包含(1)将非温度相依的漏电因素之影响列入考虑，(2)本发明在芯片上集成此类设备，不需要不同的处理步骤，或是额外的处理成本，及(3)本发明为一标准的方法，不需要对监看单元进行任何的校准，此外，其漏电机制及可靠度关系全部与实体数组中之单元相同。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式