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1. 发明专利

TW201403968A 通用序列匯流排裝置及其製造方法审中-公开
简体标题：通用串行总线设备及其制造方法
公开(公告)号：TW201403968A
公开(公告)日：2014-01-16
申请号：TW101124137
申请日：2012-07-05
申请人：智瑞達科技(蘇州)有限公司 , GERAD TECHNOLOGIES (SUZHOU) CO., LTD.
发明人：侯建飛 , HOU, JIAN-FEI , 徐健 , XU, JIAN
IPC分类号： H01R13/66 , H01R43/00
摘要：本發明涉及一種通用序列匯流排裝置，包括電路板組件、塑料殼體、以及電源元件。電路板組件包括第一電路板以及存儲晶片和控制晶片。第一電路板具有相對設置之前端和後端、相對設置之第一表面和第二表面。第一表面上設置有複數金手指。存儲晶片和控制晶片設置在第二表面上。塑封殼體至少設置於第二表面上，並包封住存儲晶片和控制晶片。電源元件電性連接至電路板組件未被塑封殼體包封的部分並暴露於外界。
简体摘要：本发明涉及一种通用串行总线设备，包括电路板组件、塑料壳体、以及电源组件。电路板组件包括第一电路板以及存储芯片和控制芯片。第一电路板具有相对设置之前端和后端、相对设置之第一表面和第二表面。第一表面上设置有复数金手指。存储芯片和控制芯片设置在第二表面上。塑封壳体至少设置于第二表面上，并包封住存储芯片和控制芯片。电源组件电性连接至电路板组件未被塑封壳体包封的部分并暴露于外界。

2. 发明专利

TW201316629A 通用序列匯流排裝置及其製造方法审中-公开
简体标题：通用串行总线设备及其制造方法
公开(公告)号：TW201316629A
公开(公告)日：2013-04-16
申请号：TW100137241
申请日：2011-10-14
申请人：智瑞達科技(蘇州)有限公司 , GERAD TECHNOLOGIES (SUZHOU) CO., LTD.
发明人：王利明 , WANG, LI-MING , 徐健 , XU, JIAN , 王天福 , WANG, TIAN-FU
IPC分类号： H01R25/14 , G06F13/40
摘要：本發明提供一種通用序列匯流排裝置，其包括電路板元件和塑封殼體。其中電路板元件包括電路板、若干導電端子、和至少一個積體電路晶片。電路板具有前端和後端、以及相對的第一表面和第二表面，其中第一表面上設置有若干金屬接觸墊。若干導電端子設置在至少部分的若干金屬接觸墊上。積體電路晶片設置在電路板的第二表面上。塑封殼體至少設置在電路板的第二表面上，並包封住所述積體電路晶片。由於導電端子可直接設置在金屬接觸墊上，而不需要在電路板上開槽，從而使整個裝置的構造變的簡單，並有利於降低生產製造的成本。
简体摘要：本发明提供一种通用串行总线设备，其包括电路板组件和塑封壳体。其中电路板组件包括电路板、若干导电端子、和至少一个集成电路芯片。电路板具有前端和后端、以及相对的第一表面和第二表面，其中第一表面上设置有若干金属接触垫。若干导电端子设置在至少部分的若干金属接触垫上。集成电路芯片设置在电路板的第二表面上。塑封壳体至少设置在电路板的第二表面上，并包封住所述集成电路芯片。由于导电端子可直接设置在金属接触垫上，而不需要在电路板上开槽，从而使整个设备的构造变的简单，并有利于降低生产制造的成本。

3. 发明专利

TW201440195A 多晶片封裝結構审中-公开
简体标题：多芯片封装结构
公开(公告)号：TW201440195A
公开(公告)日：2014-10-16
申请号：TW102112048
申请日：2013-04-03
申请人：智瑞達科技(蘇州)有限公司 , GERAD TECHNOLOGIES (SUZHOU) CO., LTD.
发明人：徐健 , XU, JIAN , 侯建飛 , HOU, JIAN-FEI , 韓邵堂 , HAN, SHAO-TANG
IPC分类号： H01L25/04 , H01L23/52
CPC分类号： H01L2224/48091 , H01L2224/48145 , H01L2924/19105 , H01L2924/00014 , H01L2924/00012
摘要：本發明係關於一種多晶片封裝結構，其包括：基板，設有相對的第一表面和第二表面、設置於第一表面和第二表面上的複數導線、以及至少兩個貫穿該第一表面和第二表面的視窗；至少兩個DRAM晶片，設置於所述基板的第一表面上並分別覆蓋每一所述視窗的一端；第一焊線，穿過所述視窗並電性連接所述DRAM晶片和所述基板的第二表面上的導線；第二晶片，疊置於所述DRAM晶片上；第二焊線，電性連接所述第二晶片和所述基板的第一表面上的導線；封裝體，封裝於所述基板上的DRAM晶片和第二晶片週邊和基板的視窗週邊並遮蓋所述第一焊線和第二焊線。
简体摘要：本发明系关于一种多芯片封装结构，其包括：基板，设有相对的第一表面和第二表面、设置于第一表面和第二表面上的复数导线、以及至少两个贯穿该第一表面和第二表面的窗口；至少两个DRAM芯片，设置于所述基板的第一表面上并分别覆盖每一所述窗口的一端；第一焊线，穿过所述窗口并电性连接所述DRAM芯片和所述基板的第二表面上的导线；第二芯片，叠置于所述DRAM芯片上；第二焊线，电性连接所述第二芯片和所述基板的第一表面上的导线；封装体，封装于所述基板上的DRAM芯片和第二芯片周边和基板的窗口周边并遮盖所述第一焊线和第二焊线。

4. 发明专利

TW201403338A 通用序列匯流排裝置及其製造方法审中-公开
简体标题：通用串行总线设备及其制造方法
公开(公告)号：TW201403338A
公开(公告)日：2014-01-16
申请号：TW101124136
申请日：2012-07-05
申请人：智瑞達科技(蘇州)有限公司 , GERAD TECHNOLOGIES (SUZHOU) CO., LTD.
发明人：侯建飛 , HOU, JIAN-FEI , 徐健 , XU, JIAN
IPC分类号： G06F13/40 , H01R12/73
摘要：本發明係提供一種通用序列匯流排裝置，包括第一電路板、焊接至第一電路板上之第二電路板、存儲晶片和控制晶片以及塑封殼體。第一電路板具有前端和後端、第一表面和第二表面、以及成型於第一電路板上並排成一排之複數第一金手指。第一金手指具有自第一表面向外暴露之第一電性接觸面。第二電路板具有首端和尾端、上表面和下表面、以及成型於第二電路板上並於第一金手指後方排成一排之複數第二金手指。第二金手指設有沿第一電路板厚度方向上位於第一金手指上方之第二電性接觸面。塑封殼體至少設置於第二表面上，並封包住存儲晶片和控制晶片。
简体摘要：本发明系提供一种通用串行总线设备，包括第一电路板、焊接至第一电路板上之第二电路板、存储芯片和控制芯片以及塑封壳体。第一电路板具有前端和后端、第一表面和第二表面、以及成型于第一电路板上并排成一排之复数第一金手指。第一金手指具有自第一表面向外暴露之第一电性接触面。第二电路板具有首端和尾端、上表面和下表面、以及成型于第二电路板上并于第一金手指后方排成一排之复数第二金手指。第二金手指设有沿第一电路板厚度方向上位于第一金手指上方之第二电性接触面。塑封壳体至少设置于第二表面上，并封包住存储芯片和控制芯片。

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