专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明专利

TW200422943A 可選擇性將回應緩衝快取線狀態與儲存緩衝快取線狀態相聯繫之微處理器、裝置與方法 MICROPROCESSOR, APPARATUS AND METHOD FOR SELECTIVELY ASSOCIATING STORE BUFFER CACHE LINE STATUS WITH RESPONSE BUFFER CACHE LINE STATUS 审中-公开
简体标题：可选择性将回应缓冲缓存线状态与存储缓冲缓存线状态相联系之微处理器、设备与方法 MICROPROCESSOR, APPARATUS AND METHOD FOR SELECTIVELY ASSOCIATING STORE BUFFER CACHE LINE STATUS WITH RESPONSE BUFFER CACHE LINE STATUS
公开(公告)号：TW200422943A
公开(公告)日：2004-11-01
申请号：TW092135480
申请日：2003-12-16
申请人：智慧第一公司 IP-FIRST LLC
发明人：亨利葛蘭 HENRY, G. GLENN , 胡克羅德尼 HOOKER, RODNEY E.
IPC分类号： G06F
摘要：一種具有一裝置之微處理器，此裝置係可於儲存緩衝器與回應緩衝器儲存相同之快取線位址時，減輕維持儲存緩衝器與回應緩衝器之快取線狀態間之協調性的需求。儲存緩衝器係包括多數匹配位元。當一儲存動作要求一回應緩衝器被配置時(例如，接收由一寫入配置快取之一儲存未中所關聯之一快取線，或是獲得命中於快取記憶體之一共享快取線的互斥所有權)，控制邏輯可運用匹配位元以載明哪一個回應緩衝器被配置。當狀態改變事件發生時，控制邏輯係可於已配置之回應緩衝器中更新快取線狀態，其係接著用來更新快取記憶體，因此可減輕儲存緩衝器維持快取線狀態之需求。若儲存位址與一已配置之回應緩衝器相匹配，則該回應緩衝器將被載明於匹配位元中。
简体摘要：一种具有一设备之微处理器，此设备系可于存储缓冲器与回应缓冲器存储相同之缓存线位址时，减轻维持存储缓冲器与回应缓冲器之缓存线状态间之协调性的需求。存储缓冲器系包括多数匹配比特。当一存储动作要求一回应缓冲器被配置时(例如，接收由一写入配置缓存之一存储未中所关联之一缓存线，或是获得命中于高速缓存之一共享缓存线的互斥所有权)，控制逻辑可运用匹配比特以载明哪一个回应缓冲器被配置。当状态改变事件发生时，控制逻辑系可于已配置之回应缓冲器中更新缓存线状态，其系接着用来更新高速缓存，因此可减轻存储缓冲器维持缓存线状态之需求。若存储位址与一已配置之回应缓冲器相匹配，则该回应缓冲器将被载明于匹配比特中。

2. 发明专利

TWI246658B 可選擇性將回應緩衝快取線狀態與儲存緩衝快取線狀態相聯繫之微處理器、裝置與方法 MICROPROCESSOR, APPARATUS AND METHOD FOR SELECTIVELY ASSOCIATING STORE BUFFER CACHE LINE STATUS WITH RESPONSE BUFFER CACHE LINE STATUS 有权
简体标题：可选择性将回应缓冲缓存线状态与存储缓冲缓存线状态相联系之微处理器、设备与方法 MICROPROCESSOR, APPARATUS AND METHOD FOR SELECTIVELY ASSOCIATING STORE BUFFER CACHE LINE STATUS WITH RESPONSE BUFFER CACHE LINE STATUS
公开(公告)号：TWI246658B
公开(公告)日：2006-01-01
申请号：TW092135480
申请日：2003-12-16
申请人：智慧第一公司 IP-FIRST LLC
发明人：亨利葛蘭 HENRY, G. GLENN , 胡克羅德尼 HOOKER, RODNEY E.
IPC分类号： G06F
摘要：一種具有一裝置之微處理器，此裝置係可於儲存緩衝器與回應緩衝器儲存相同之快取線位址時，減輕維持儲存緩衝器與回應緩衝器之快取線狀態間之協調性的需求。儲存緩衝器係包括多數匹配位元。當一儲存動作要求一回應緩衝器被配置時(例如，接收由一寫入配置快取之一儲存未中所關聯之一快取線，或是獲得命中於快取記憶體之一共享快取線的互斥所有權)，控制邏輯可運用匹配位元以載明哪一個回應緩衝器被配置。當狀態改變事件發生時，控制邏輯係可於已配置之回應緩衝器中更新快取線狀態，其係接著用來更新快取記憶體，因此可減輕儲存緩衝器維持快取線狀態之需求。若儲存位址與一已配置之回應緩衝器相匹配，則該回應緩衝器將被載明於匹配位元中
简体摘要：一种具有一设备之微处理器，此设备系可于存储缓冲器与回应缓冲器存储相同之缓存线位址时，减轻维持存储缓冲器与回应缓冲器之缓存线状态间之协调性的需求。存储缓冲器系包括多数匹配比特。当一存储动作要求一回应缓冲器被配置时(例如，接收由一写入配置缓存之一存储未中所关联之一缓存线，或是获得命中于高速缓存之一共享缓存线的互斥所有权)，控制逻辑可运用匹配比特以载明哪一个回应缓冲器被配置。当状态改变事件发生时，控制逻辑系可于已配置之回应缓冲器中更新缓存线状态，其系接着用来更新高速缓存，因此可减轻存储缓冲器维持缓存线状态之需求。若存储位址与一已配置之回应缓冲器相匹配，则该回应缓冲器将被载明于匹配比特中

3. 发明专利

TW200512648A 微處理器區塊密碼編譯方法與裝置 MICROPROCESSOR APPARATUS AND METHOD FOR PERFORMING BLOCK CIPHER CRYPTOGRAPHIC FUNCTIONS 审中-公开
简体标题：微处理器区块密码编译方法与设备 MICROPROCESSOR APPARATUS AND METHOD FOR PERFORMING BLOCK CIPHER CRYPTOGRAPHIC FUNCTIONS
公开(公告)号：TW200512648A
公开(公告)日：2005-04-01
申请号：TW093110904
申请日：2004-04-20
申请人：智慧第一公司 IP-FIRST, LLC
发明人：湯瑪斯克利斯賓 THOMAS, A. CRISPIN , 亨利葛蘭 HENRY, G. GLENN , 派克斯泰瑞 PARKS, TERRY
IPC分类号： G06F
CPC分类号： G06F9/30178 , G06F9/3017
摘要：本發明提供一種在微處理器內處理複數個輸入資料塊的裝置與方法。一裝置實施例中，此裝置包含了密碼編譯指令及執行邏輯。密碼編譯指令由為處理器內邏輯接收，此指令指示應被執行的密碼編譯運算。這個邏輯又與執行邏輯耦接。執行邏輯進行其中一項密碼編譯運算。
简体摘要：本发明提供一种在微处理器内处理复数个输入数据块的设备与方法。一设备实施例中，此设备包含了密码编译指令及运行逻辑。密码编译指令由为处理器内逻辑接收，此指令指示应被运行的密码编译运算。这个逻辑又与运行逻辑耦接。运行逻辑进行其中一项密码编译运算。

4. 发明专利

TW200409021A 具有改良式重複字串運算之處理器 PROCESSOR WITH IMPROVED REPEAT STRING OPERATIONS 审中-公开
简体标题：具有改良式重复字符串运算之处理器 PROCESSOR WITH IMPROVED REPEAT STRING OPERATIONS
公开(公告)号：TW200409021A
公开(公告)日：2004-06-01
申请号：TW092128963
申请日：2003-10-20
申请人：智慧第一公司 IP FIRST, LLC
发明人：柯爾葛拉 COL, GERARD M. , 亨利葛蘭 HENRY, G. GLENN , 派克斯泰瑞 PARKS, TERRY
IPC分类号： G06F
摘要：本發明提供一種裝置及一種方法，該裝置及方法可提昇一執行重複字串指令之微處理器的效能。若每次程式碰到一重複前置碼時，即外顯的產生一初始計數暫存器設定微指令，不如使用另一較佳的方式，即是提供一影子ECX暫存器，並且該影子ECX暫存器係同步於一架構計數ECX暫存器，使得該架構計數ECX暫存器亦同時儲存在該影子ECX暫存器中。因此當一重複字串微程式碼序列的第一迭代被執行時，該架構計數暫存器ECX的內容可以立刻被轉移至一內部暫時計數暫存器。
简体摘要：本发明提供一种设备及一种方法，该设备及方法可提升一运行重复字符串指令之微处理器的性能。若每次进程碰到一重复前置码时，即外显的产生一初始计数寄存器设置微指令，不如使用另一较佳的方式，即是提供一影子ECX寄存器，并且该影子ECX寄存器系同步于一架构计数ECX寄存器，使得该架构计数ECX寄存器亦同时存储在该影子ECX寄存器中。因此当一重复字符串微代码串行的第一迭代被运行时，该架构计数寄存器ECX的内容可以立刻被转移至一内部暂时计数寄存器。

5. 发明专利

TWI238943B 處理器中用以遮罩旗標暫存器之存取的方法與裝置 APPARATUS AND METHOD FOR MASKED MOVE TO AND FROM FLAGS REGISTER IN A PROCESSOR 有权
简体标题：处理器中用以遮罩旗标寄存器之存取的方法与设备 APPARATUS AND METHOD FOR MASKED MOVE TO AND FROM FLAGS REGISTER IN A PROCESSOR
公开(公告)号：TWI238943B
公开(公告)日：2005-09-01
申请号：TW092128964
申请日：2003-10-20
申请人：智慧第一公司 IP FIRST, LLC
发明人：柯爾葛拉 COL, GERARD M. , 亨利葛蘭 HENRY, G. GLENN , 派克斯泰瑞 PARKS, TERRY
IPC分类号： G06F
摘要：本發明提供一種處理器裝置及方法，該裝置及方法係用以執行從EFLAGS暫存器之一讀取及寫入EFLAGS暫存器之運算。對一特定寫入EFLAGS暫存器之運算而言，將會產生一遮罩，該遮罩的產生係根據該寫入運算之目的資訊及特權等級。隨後，在一單一指令週期內，完成該遮罩和 EFLAGS新數值資料之一及運算，並且將其運算結果儲存在該EFLAGS暫存器。對一特定從EFLAGS暫存器之一讀取運算而言，將會產生一遮罩，該遮罩的產生係根據該讀取運算之特權等級，該遮罩係用以指定在該讀取中可被更新之該些EFLAGS位元。隨後，該遮罩即連和該EFLAGS暫存器之內容以進行一及運算，並且將其運算結果儲存在記憶體之堆疊儲存器。
简体摘要：本发明提供一种处理器设备及方法，该设备及方法系用以运行从EFLAGS寄存器之一读取及写入EFLAGS寄存器之运算。对一特定写入EFLAGS寄存器之运算而言，将会产生一遮罩，该遮罩的产生系根据该写入运算之目的信息及特权等级。随后，在一单一指令周期内，完成该遮罩和 EFLAGS新数值数据之一及运算，并且将其运算结果存储在该EFLAGS寄存器。对一特定从EFLAGS寄存器之一读取运算而言，将会产生一遮罩，该遮罩的产生系根据该读取运算之特权等级，该遮罩系用以指定在该读取中可被更新之该些EFLAGS比特。随后，该遮罩即连和该EFLAGS寄存器之内容以进行一及运算，并且将其运算结果存储在内存之堆栈存储器。

6. 发明专利

TWI232457B 微碼唯讀記憶體之及早存取 EARLY ACCESS TO MICROCODE ROM 有权
简体标题：微码唯读内存之及早存取 EARLY ACCESS TO MICROCODE ROM
公开(公告)号：TWI232457B
公开(公告)日：2005-05-11
申请号：TW093111667
申请日：2004-04-27
申请人：智慧第一公司 IP-FIRST, LLC
发明人：亨利葛蘭 HENRY, G. GLENN , 詹K. 弟尼斯 JAIN, K. DINESH , 泰瑞派克斯 TERRY, PARKS
IPC分类号： G11C
CPC分类号： G06F9/267 , G06F9/28
摘要：所提出的是一種裝置及方法，該裝置及方法系用以防止由於微碼唯讀記憶體(ROM)存取延遲所造成的微處理器管線中的停滯。此裝置包括微指令佇列及及早存取邏輯。微指令佇列可提供複數個佇列專案到暫存器邏輯。每一個該些佇列專案均包括若干第一微指令及一微碼進入點。所有第一微指令系對應於一指令。微碼進入點系耦接至該些第一微指令。微碼進入點系組態為指向儲存於微碼ROM內的一些第二微指令。及早存取邏輯系耦接至該微指令佇列。在將每一個該些佇列專案提供給暫存器邏輯之前，及早存取邏輯會使用微碼進入點，來存取微碼ROM，藉此當暫存器邏輯要求第二微指令中的第一個時，該些第二微指令中的第一個會被傳送到暫存器邏輯。
简体摘要：所提出的是一种设备及方法，该设备及方法系用以防止由于微码唯读内存(ROM)存取延迟所造成的微处理器管线中的停滞。此设备包括微指令队列及及早存取逻辑。微指令队列可提供复数个队列项目到寄存器逻辑。每一个该些队列项目均包括若干第一微指令及一微码进入点。所有第一微指令系对应于一指令。微码进入点系耦接至该些第一微指令。微码进入点系组态为指向存储于微码ROM内的一些第二微指令。及早存取逻辑系耦接至该微指令队列。在将每一个该些队列项目提供给寄存器逻辑之前，及早存取逻辑会使用微码进入点，来存取微码ROM，借此当寄存器逻辑要求第二微指令中的第一个时，该些第二微指令中的第一个会被发送到寄存器逻辑。

7. 发明专利

TW200406684A 處理器中用以遮罩旗標暫存器之存取的方法與裝置 APPARATUS AND METHOD FOR MASKED MOVE TO AND FROM FLAGS REGISTER IN A PROCESSOR 审中-公开
简体标题：处理器中用以遮罩旗标寄存器之存取的方法与设备 APPARATUS AND METHOD FOR MASKED MOVE TO AND FROM FLAGS REGISTER IN A PROCESSOR
公开(公告)号：TW200406684A
公开(公告)日：2004-05-01
申请号：TW092128964
申请日：2003-10-20
申请人：智慧第一公司 IP FIRST, LLC
发明人：柯爾葛拉 COL, GERARD M. , 亨利葛蘭 HENRY, G. GLENN , 派克斯泰瑞 PARKS, TERRY
IPC分类号： G06F
摘要：本發明提供一種處理器裝置及方法，該裝置及方法係用以執行從EFLAGS暫存器之一讀取及寫入EFLAGS暫存器之運算。對一特定寫入EFLAGS暫存器之運算而言，將會產生一遮罩，該遮罩的產生係根據該寫入運算之目的資訊及特權等級。隨後，在一單一指令週期內，完成該遮罩和EFLAGS新數值資料之一及運算，並且將其運算結果儲存在該EFLAGS暫存器。對一特定從EFLAGS暫存器之一讀取運算而言，將會產生一遮罩，該遮罩的產生係根據該讀取運算之特權等級，該遮罩係用以指定在該讀取中可被更新之該些EFLAGS位元。隨後，該遮罩即連和該EFLAGS暫存器之內容以進行一及運算，並且將其運算結果儲存在記憶體之堆疊儲存器。
简体摘要：本发明提供一种处理器设备及方法，该设备及方法系用以运行从EFLAGS寄存器之一读取及写入EFLAGS寄存器之运算。对一特定写入EFLAGS寄存器之运算而言，将会产生一遮罩，该遮罩的产生系根据该写入运算之目的信息及特权等级。随后，在一单一指令周期内，完成该遮罩和EFLAGS新数值数据之一及运算，并且将其运算结果存储在该EFLAGS寄存器。对一特定从EFLAGS寄存器之一读取运算而言，将会产生一遮罩，该遮罩的产生系根据该读取运算之特权等级，该遮罩系用以指定在该读取中可被更新之该些EFLAGS比特。随后，该遮罩即连和该EFLAGS寄存器之内容以进行一及运算，并且将其运算结果存储在内存之堆栈存储器。

8. 发明专利

TWI247241B 微處理器區塊密碼編譯方法與裝置 MICROPROCESSOR APPARATUS AND METHOD FOR PERFORMING BLOCK CIPHER CRYPTOGRAPHIC FUNCTIONS 有权
简体标题：微处理器区块密码编译方法与设备 MICROPROCESSOR APPARATUS AND METHOD FOR PERFORMING BLOCK CIPHER CRYPTOGRAPHIC FUNCTIONS
公开(公告)号：TWI247241B
公开(公告)日：2006-01-11
申请号：TW093110904
申请日：2004-04-20
申请人：智慧第一公司 IP-FIRST, LLC
发明人：湯瑪斯克利斯賓 THOMAS, A. CRISPIN , 亨利葛蘭 HENRY, G. GLENN , 派克斯泰瑞 PARKS, TERRY
IPC分类号： G06F
CPC分类号： G06F9/30178 , G06F9/3017
摘要：本發明提供一種在微處理器內處理複數個輸入資料塊的裝置與方法。一裝置實施例中，此裝置包含了密碼編譯指令及執行邏輯。密碼編譯指令由為處理器內邏輯接收，此指令指示應被執行的密碼編譯運算。這個邏輯又與執行邏輯耦接。執行邏輯進行其中一項密碼編譯運算。
简体摘要：本发明提供一种在微处理器内处理复数个输入数据块的设备与方法。一设备实施例中，此设备包含了密码编译指令及运行逻辑。密码编译指令由为处理器内逻辑接收，此指令指示应被运行的密码编译运算。这个逻辑又与运行逻辑耦接。运行逻辑进行其中一项密码编译运算。

9. 发明专利

TWI242743B 具有改良式重複字串運算之處理器及其運算方法 PROCESSOR WITH IMPROVED REPEAT STRING OPERATIONS AND METHOD FOR OPERATING THE SAME 有权
简体标题：具有改良式重复字符串运算之处理器及其运算方法 PROCESSOR WITH IMPROVED REPEAT STRING OPERATIONS AND METHOD FOR OPERATING THE SAME
公开(公告)号：TWI242743B
公开(公告)日：2005-11-01
申请号：TW092128963
申请日：2003-10-20
申请人：智慧第一公司 IP-FIRST, LLC
发明人：柯爾葛拉 COL, GERARD M. , 亨利葛蘭 HENRY, G. GLENN , 派克斯泰瑞 PARKS, TERRY
IPC分类号： G06F
摘要：本發明提供一種裝置及一種方法，該裝置及方法可提昇一執行重複字串指令之微處理器的效能。若每次程式碰到一重複前置碼時，即外顯的產生一初始計數暫存器設定微指令，不如使用另一較佳的方式，即是提供一影子ECX暫存器，並且該影子ECX暫存器內容係同步於一架構計數 ECX暫存器，使得該架構計數ECX暫存器亦同時儲存在該影子ECX暫存器中。因此當一重複字串微程式碼序列的第一迭代被執行時，該架構計數暫存器ECX的內容可以立刻被轉移至一內部暫時計數暫存器。
简体摘要：本发明提供一种设备及一种方法，该设备及方法可提升一运行重复字符串指令之微处理器的性能。若每次进程碰到一重复前置码时，即外显的产生一初始计数寄存器设置微指令，不如使用另一较佳的方式，即是提供一影子ECX寄存器，并且该影子ECX寄存器内容系同步于一架构计数 ECX寄存器，使得该架构计数ECX寄存器亦同时存储在该影子ECX寄存器中。因此当一重复字符串微代码串行的第一迭代被运行时，该架构计数寄存器ECX的内容可以立刻被转移至一内部暂时计数寄存器。

10. 发明专利

TW200525425A 用於非直接近跳躍的成對載入-分支運算 PAIRED LOAD-BRANCH OPERATION FOR INDIRECT NEAR JUMPS 审中-公开
简体标题：用于非直接近跳跃的成对加载-分支运算 PAIRED LOAD-BRANCH OPERATION FOR INDIRECT NEAR JUMPS
公开(公告)号：TW200525425A
公开(公告)日：2005-08-01
申请号：TW093102082
申请日：2004-01-30
申请人：智慧第一公司 IP FIRST, LLC
发明人：柯爾葛拉 COL, GERARD M. , 亨利葛蘭 HENRY, G. GLENN , 派克斯泰瑞 PARKS, TERRY
IPC分类号： G06F
摘要：一種可執行一非直接近跳躍運算之微處理器裝置。此微處理器裝置係包括成對之運算轉譯邏輯、載入邏輯以及執行邏輯。而成對之運算轉譯邏輯係可接收一非直接近跳躍巨集指令，並產生一載入–跳躍微指令，其中該載入–跳躍微指令係指引一微處理器內之管線階層來執行非直接近跳躍運算。載入邏輯則係耦接至該成對運算轉譯邏輯，以及接收載入–跳躍微指令。載入邏輯係自記憶體中擷取一補償值，此補償值係指示一跳躍目標，而該跳躍目標係與相應於非直接近跳躍巨集指令之一指令位址相關。至於執行邏輯則係耦接至該載入邏輯。載入邏輯係可接收補償值，並利用指令位址與補償值來產生一目標位址，其係載明了跳躍目標以供近跳躍運算之用。
简体摘要：一种可运行一非直接近跳跃运算之微处理器设备。此微处理器设备系包括成对之运算转译逻辑、加载逻辑以及运行逻辑。而成对之运算转译逻辑系可接收一非直接近跳跃宏指令，并产生一加载–跳跃微指令，其中该加载–跳跃微指令系指引一微处理器内之管线阶层来运行非直接近跳跃运算。加载逻辑则系耦接至该成对运算转译逻辑，以及接收加载–跳跃微指令。加载逻辑系自内存中截取一补偿值，此补偿值系指示一跳跃目标，而该跳跃目标系与相应于非直接近跳跃宏指令之一指令位址相关。至于运行逻辑则系耦接至该加载逻辑。加载逻辑系可接收补偿值，并利用指令位址与补偿值来产生一目标位址，其系载明了跳跃目标以供近跳跃运算之用。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式