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    • 1. 发明专利
    • 測試系統及方法
    • 测试系统及方法
    • TW201907174A
    • 2019-02-16
    • TW107114058
    • 2018-04-25
    • 日商愛德萬測試股份有限公司ADVANTEST CORPORATION
    • 蘇 美美SU, MEI-MEI羅傑-法維拉 班ROGEL-FAVILA, BEN
    • G01R31/28
    • 所呈現的實施例促進對一受測裝置之高效且有效的存取。在一個實施例中,一種測試系統包含:一裝置介面板(DIB),其經組配以與一受測裝置(DUT)介接;以及一基元,其經組配以控制該裝置介面板及該受測裝置之測試。該基元係一獨立自含式測試控制單元,該獨立自含式測試控制單元包含:一背板介面,其經組配以與該裝置介面板耦接;一電源供應器組件,其經組配以控制至該背板介面之電力;以及一現場模組,其經組配以控制發送至該裝置介面板及該受測裝置之測試信號。該現場模組可重組配以用於不同測試協定。該基元可與一分散式測試基礎架構相容。在一個例示性實施中,該基元及該裝置介面板係可攜帶的且可操作以執行不受其他控制組件約束之獨立測試。
    • 所呈现的实施例促进对一受测设备之高效且有效的存取。在一个实施例中,一种测试系统包含:一设备界面板(DIB),其经组配以与一受测设备(DUT)介接;以及一基元,其经组配以控制该设备界面板及该受测设备之测试。该基元系一独立自含式测试控制单元,该独立自含式测试控制单元包含:一背板界面,其经组配以与该设备界面板耦接;一电源供应器组件,其经组配以控制至该背板界面之电力;以及一现场模块,其经组配以控制发送至该设备界面板及该受测设备之测试信号。该现场模块可重组配以用于不同测试协定。该基元可与一分佈式测试基础架构兼容。在一个例示性实施中,该基元及该设备界面板系可携带的且可操作以运行不受其他控制组件约束之独立测试。
    • 2. 发明专利
    • 測試系統與方法
    • 测试系统与方法
    • TW201835584A
    • 2018-10-01
    • TW107105330
    • 2018-02-13
    • 日商愛德萬測試股份有限公司ADVANTEST CORPORATION
    • 蘇 美美SU, MEI-MEI
    • G01R29/00
    • 揭露一種電子連接器技術。在一範例中,用於將一電子子總成耦接至一電子總成的一連接器包含一連接器本體具有以及一子總成介面,該子總成介面組配為與一電子子總成電氣式耦接。該連接器具有組配為可電氣式耦接到一電子總成之一電路板的一電路板介面。該連接器具有至少兩列的接觸點,該等接觸點係組配為將該電路板與該電子子總成電氣式耦接。該等至少兩列接觸點相對於彼此偏移對齊,以致使一列中的任何接地接觸點避免與另一列的任何接地接觸點所存在的一平面相交,以在當該等至少兩列接觸點在以一預定高速率位元率傳輸訊號時,至少部分地消除列至列串擾。
    • 揭露一种电子连接器技术。在一范例中,用于将一电子子总成耦接至一电子总成的一连接器包含一连接器本体具有以及一子总成界面,该子总成界面组配为与一电子子总成电气式耦接。该连接器具有组配为可电气式耦接到一电子总成之一电路板的一电路板界面。该连接器具有至少两列的接触点,该等接触点系组配为将该电路板与该电子子总成电气式耦接。该等至少两列接触点相对于彼此偏移对齐,以致使一列中的任何接地接触点避免与另一列的任何接地接触点所存在的一平面相交,以在当该等至少两列接触点在以一预定高速率比特率传输信号时,至少部分地消除列至列串扰。
    • 6. 发明专利
    • 具有多個用以獨立測試多個受測試器件之基於FPGA之硬體加速器區塊的測試架構
    • 具有多个用以独立测试多个受测试器件之基于FPGA之硬件加速器区块的测试架构
    • TW201434049A
    • 2014-09-01
    • TW102107277
    • 2013-03-01
    • 愛德萬測試股份有限公司ADVANTEST CORPORATION
    • 陳 傑拉德CHAN, GERALD庫席尼克 艾瑞克KUSHNICK, ERIC蘇美美SU, MEI-MEI
    • G11C29/56
    • G01R31/31907G01R31/31724G01R31/31919
    • 本發明呈現一種能夠執行半導體器件之一測試的自動化測試設備(ATE)。該ATE包含一電腦系統,其包含以通訊方式耦接至一測試器處理器之系統控制器。該系統控制器可操作以將指令傳輸至該處理器,且該處理器可操作以根據該等指令而產生命令及資料以用於協調對多個受測試器件(DUT)的測試。ATE進一步包含以通訊方式經由匯流排而耦接至該處理器之多個FPGA組件。FPGA組件中之每一者包含至少一硬體加速器電路,其可操作以相對於該處理器透明地在內部產生命令及資料以用於測試諸DUT中之一者。另外,該測試器處理器係組配來以若干功能模式中之一者操作,其中該等功能模式係組配來在該處理器與FPGA組件之間分配用於產生命令及資料的功能性。
    • 本发明呈现一种能够运行半导体器件之一测试的自动化测试设备(ATE)。该ATE包含一电脑系统,其包含以通信方式耦接至一测试器处理器之系统控制器。该系统控制器可操作以将指令传输至该处理器,且该处理器可操作以根据该等指令而产生命令及数据以用于协调对多个受测试器件(DUT)的测试。ATE进一步包含以通信方式经由总线而耦接至该处理器之多个FPGA组件。FPGA组件中之每一者包含至少一硬件加速器电路,其可操作以相对于该处理器透明地在内部产生命令及数据以用于测试诸DUT中之一者。另外,该测试器处理器系组配来以若干功能模式中之一者操作,其中该等功能模式系组配来在该处理器与FPGA组件之间分配用于产生命令及数据的功能性。