专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明专利

TWI359461B 用於減少短通道效應之凹陷通道快閃架構 RECESS CHANNEL FLASH ARCHITECTURE FOR REDUCED SHORT CHANNEL EFFECT 有权
简体标题：用于减少短信道效应之凹陷信道快闪架构 RECESS CHANNEL FLASH ARCHITECTURE FOR REDUCED SHORT CHANNEL EFFECT
公开(公告)号：TWI359461B
公开(公告)日：2012-03-01
申请号：TW093130708
申请日：2004-10-11
申请人：史班遜有限公司
发明人：鄭為 , 藍道夫馬克
IPC分类号： H01L
CPC分类号： H01L29/42336 , H01L29/7883 , H01L29/792
摘要：本發明描述具有減輕短通道效應之記憶體單元。源極區域(54)及汲極區域(56)形成在半導體基板(58)之內。溝槽區域(59)形成在該源極區域及該汲極區域之間。凹陷的通道區域(52)形成在該溝槽區域、該源極區域及該汲極區域之下方。閘極介電層(60)形成在該凹陷的通道區域之上及在該源極區域及該汲極區域之間之該半導體基板之溝槽區域之內。控制閘極層(70)形成在該凹陷的通道區域之上之該半導體板上，其中該控制閘極層藉由該閘極介電層而與該凹陷的通道區域分離。
简体摘要：本发明描述具有减轻短信道效应之内存单元。源极区域(54)及汲极区域(56)形成在半导体基板(58)之内。沟槽区域(59)形成在该源极区域及该汲极区域之间。凹陷的信道区域(52)形成在该沟槽区域、该源极区域及该汲极区域之下方。闸极介电层(60)形成在该凹陷的信道区域之上及在该源极区域及该汲极区域之间之该半导体基板之沟槽区域之内。控制闸极层(70)形成在该凹陷的信道区域之上之该半导体板上，其中该控制闸极层借由该闸极介电层而与该凹陷的信道区域分离。

2. 发明专利

TWI345241B 具有交錯區域互連結構之記憶體格陣列 MEMORY CELL ARRAY WITH STAGGERED LOCAL INTER-CONNECT STRUCTURE 有权
简体标题：具有交错区域互链接构之内存格数组 MEMORY CELL ARRAY WITH STAGGERED LOCAL INTER-CONNECT STRUCTURE
公开(公告)号：TWI345241B
公开(公告)日：2011-07-11
申请号：TW093130836
申请日：2004-10-12
申请人：史班遜有限公司
发明人：藍道夫馬克 , 哈德史米爾S , 托傑特提摩西 , 費斯托理查
IPC分类号： G11C
CPC分类号： H01L27/11568 , G11C16/0483 , H01L27/115 , H01L27/11521
摘要：一種記憶體格陣列(50)，包括製造於半導體基板(54)上呈二維陣列之記憶體格(52)，該等記憶體格(52)係排列成界定橫列方向(67)之複數個橫列與界定直行方向(69)之複數個直行，每一直行的記憶體格(52)係包括複數個交錯的通道區(58)與源極/汲極區(64)，導電性互連(72)係設置在每一源極/汲極區(64)的上方且僅耦合至另一個源極/汲極區(64)，該另一個源極/汲極區(64)是在毗鄰於該直行的第二直行內，該等導電性互連(64)係設置成使得每隔一個導電性互連(64)係連接至毗鄰於該直行的右側之直行，且每隔一個導電性互連係連接至毗鄰於該直行的左側之直行，複數條源極/汲極控制線(70)則在毗鄰直行的記憶體格(52)之間延伸且電性耦合至耦合在毗鄰直行之間之每一導電性互連(72)。
简体摘要：一种内存格数组(50)，包括制造于半导体基板(54)上呈二维数组之内存格(52)，该等内存格(52)系排列成界定横列方向(67)之复数个横列与界定直行方向(69)之复数个直行，每一直行的内存格(52)系包括复数个交错的信道区(58)与源极/汲极区(64)，导电性互连(72)系设置在每一源极/汲极区(64)的上方且仅耦合至另一个源极/汲极区(64)，该另一个源极/汲极区(64)是在毗邻于该直行的第二直行内，该等导电性互连(64)系设置成使得每隔一个导电性互连(64)系连接至毗邻于该直行的右侧之直行，且每隔一个导电性互连系连接至毗邻于该直行的左侧之直行，复数条源极/汲极控制线(70)则在毗邻直行的内存格(52)之间延伸且电性耦合至耦合在毗邻直行之间之每一导电性互连(72)。

3. 发明专利

TWI363349B 使用正閘極應力以回復過度抹除記憶胞之方法 METHOD USING POSITIVE GATE STRESS TO RECOVER OVERERASED CELL 有权
简体标题：使用正闸极应力以回复过度抹除记忆胞之方法 METHOD USING POSITIVE GATE STRESS TO RECOVER OVERERASED CELL
公开(公告)号：TWI363349B
公开(公告)日：2012-05-01
申请号：TW093129527
申请日：2004-09-30
申请人：史班遜有限公司
发明人：漢米爾頓達琳G , 劉克政 , 藍道夫馬克 , 何誼 , 夏大中 , 湯白羅庫拉挈 , 李米米 , 馬哈尼奧韓
IPC分类号： G11C
CPC分类号： G11C16/3404 , G11C16/0475 , G11C16/107 , G11C16/3409 , G11C16/344 , G11C16/3445 , G11C16/345
摘要：一種抹除由複數個記憶胞(10)所組成之快閃電可抹除唯讀記憶體(EEPROM)裝置之方法，包括預先程式化(100)複數個記憶胞(10)、施加抹除脈衝(110)至該複數個記憶胞(10)、接著進行抹除檢驗(120)。抹除檢驗(120)後接著軟程式化(135)任何具有臨限電壓低於預定最小位準(VTMIN)之記憶胞，並施加正閘極應力(130)至該複數個記憶胞(10)。本抹除方法可防止過度抹除並提供嚴格的臨限電壓分佈(第7圖)。
简体摘要：一种抹除由复数个记忆胞(10)所组成之快闪电可抹除唯读内存(EEPROM)设备之方法，包括预先进程化(100)复数个记忆胞(10)、施加抹除脉冲(110)至该复数个记忆胞(10)、接着进行抹除检验(120)。抹除检验(120)后接着软进程化(135)任何具有临限电压低于预定最小位准(VTMIN)之记忆胞，并施加正闸极应力(130)至该复数个记忆胞(10)。本抹除方法可防止过度抹除并提供严格的临限电压分布(第7图)。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式