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1. 发明专利

TW200711136A 半導體元件 MULTI-PURPOSE SEMICONDUCTOR DEVICE 审中-公开
简体标题：半导体组件 MULTI-PURPOSE SEMICONDUCTOR DEVICE
公开(公告)号：TW200711136A
公开(公告)日：2007-03-16
申请号：TW095116369
申请日：2006-05-09
申请人：台灣積體電路製造股份有限公司 TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：王志豪 CHIH-HAO WANG , 蔡慶威 CHING-WEI TSAI , 詹前泰 CHIEN-TAI CHAN , 季明華 MIN-HWA CHI , 汪大暉 TAHUI WANG
IPC分类号： H01L
CPC分类号： H01L29/42332 , H01L29/7881 , H01L29/792
摘要：一半導體元件,可如同一個二進位制記憶體元件或一多態記憶體元件運作。亦可如同一非揮發性元件運作。該半導體元件基本上由一金氧半場效電晶體組成,在閘極介電質與閘極電極間更包括一層高介電常數介電質,用以提供一、二、或三個電荷陷阱準位,以產生"0"伏特以外的三個不同電壓準位,以二進位制寫入電晶體。
简体摘要：一半导体组件,可如同一个二进制制内存组件或一多态内存组件运作。亦可如同一非挥发性组件运作。该半导体组件基本上由一金氧半场效应管组成,在闸极介电质与闸极电极间更包括一层高介电常数介电质,用以提供一、二、或三个电荷猫腻准位,以产生"0"伏特以外的三个不同电压准位,以二进制制写入晶体管。

2. 发明专利

TW200703641A 半導體裝置及其形成方法 SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREOF 审中-公开
简体标题：半导体设备及其形成方法 SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREOF
公开(公告)号：TW200703641A
公开(公告)日：2007-01-16
申请号：TW094146504
申请日：2005-12-26
申请人：台灣積體電路製造股份有限公司 TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：王志豪 CHIH-HAO WANG , 王大維 TA-WEI WANG , 蔡慶威 CHING-WEI TSAI
IPC分类号： H01L
CPC分类号： H01L29/7843 , H01L29/41766 , H01L29/456 , H01L29/6653 , H01L29/6656 , H01L29/6659 , H01L29/66636 , H01L29/7833 , Y10S257/90
摘要：本發明提供一種半導體裝置及其形成方法,此半導體裝置包括基底,閘極電極形成於基底上,閘極間隔物形成於閘極電極的兩側,源/汲極區域形成於基底中,以及導電區域形成於源/汲極區域上,導電區域包括第一導電部以及第二導電部,其中第二導電部形成於第一導電部以及閘極間隔物之間,第一導電部的頂部表面是低於第二導電部的頂部表面,且上述二頂部表面相差一臺階的高度。
简体摘要：本发明提供一种半导体设备及其形成方法,此半导体设备包括基底,闸极电极形成于基底上,闸极间隔物形成于闸极电极的两侧,源/汲极区域形成于基底中,以及导电区域形成于源/汲极区域上,导电区域包括第一导电部以及第二导电部,其中第二导电部形成于第一导电部以及闸极间隔物之间,第一导电部的顶部表面是低于第二导电部的顶部表面,且上述二顶部表面相差一台阶的高度。

3. 发明专利

TW200631066A 半導體元件 SEMICONDUCTOR DEVICE 审中-公开
简体标题：半导体组件 SEMICONDUCTOR DEVICE
公开(公告)号：TW200631066A
公开(公告)日：2006-09-01
申请号：TW094124053
申请日：2005-07-15
申请人：台灣積體電路製造股份有限公司 TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：王志豪 CHIH-HAO WANG , 王大維 TA-WEI WANG
IPC分类号： H01L
CPC分类号： H01L29/1054 , H01L21/823807 , H01L21/823814 , H01L21/823864 , H01L29/66636 , H01L29/7833 , H01L29/7843
摘要：本發明提供一種半導體元件，其源極及汲極間通道部分具有應變材料層。上述半導體元件，包括一基底，具有大於或等於矽晶格常數的材料。一第一層位於該基底上，其晶格常數大於該基底的晶格常數。一閘極位於該第一層上，該閘極包括一閘極電極及其下的一閘極介電層。一間隙壁形成於該閘極電極的側壁、該閘極介電層的側壁及部分該第一層的表面上。以及一第二層位於該第一層上，該第二層包括一頂表面、一底表面、及一側表面連接該頂表面與該底表面，該第二層的晶格常數小於該第一層的晶格常數。其中該第二層位於該閘極電極與至少一部分的間隙壁之下。以及其中該第二層所有的側表面與底表面實質上的接觸該第一層。
简体摘要：本发明提供一种半导体组件，其源极及汲极间信道部分具有应变材料层。上述半导体组件，包括一基底，具有大于或等于硅晶格常数的材料。一第一层位于该基底上，其晶格常数大于该基底的晶格常数。一闸极位于该第一层上，该闸极包括一闸极电极及其下的一闸极介电层。一间隙壁形成于该闸极电极的侧壁、该闸极介电层的侧壁及部分该第一层的表面上。以及一第二层位于该第一层上，该第二层包括一顶表面、一底表面、及一侧表面连接该顶表面与该底表面，该第二层的晶格常数小于该第一层的晶格常数。其中该第二层位于该闸极电极与至少一部分的间隙壁之下。以及其中该第二层所有的侧表面与底表面实质上的接触该第一层。

4. 发明专利

TW200625537A 預估具有高介電常數閘極介電層的金屬-絕緣-半導體場效電晶體(MISFET)元件及積體電路的運作壽命的方法 METHOD OF PREDICTING LIFETIMES OF MISFET HAVING A HIGH K GATE DIELECTRIC AND INTEGRATED CIRCUIT 审中-公开
简体标题：预估具有高介电常数闸极介电层的金属-绝缘-半导体场效应管(MISFET)组件及集成电路的运作寿命的方法 METHOD OF PREDICTING LIFETIMES OF MISFET HAVING A HIGH K GATE DIELECTRIC AND INTEGRATED CIRCUIT
公开(公告)号：TW200625537A
公开(公告)日：2006-07-16
申请号：TW095100755
申请日：2006-01-09
申请人：台灣積體電路製造股份有限公司 TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：蔡慶威 CHING-WEI TSAI , 王志豪 CHIH-HAO WANG , 季明華 MIN-HWA CHI
IPC分类号： H01L
CPC分类号： G01R31/2621 , G01R31/2642
摘要：本發明提供一種預估具有高介電常數閘極介電層的金屬–絕緣–半導體場效電晶體(MISFET)元件及積體電路的運作壽命的方法。上述預估方法包括施加一偏壓於一MISFET元件的閘極上。維持一MISFET元件的汲極電壓等於或小於該偏壓。由偏壓導致MISFET電性參數提前偏移所需的累積時間，量測元件的壽命。推導出該偏壓與該元件的壽命之間的一函數關係。並將MISFET的操作電壓代入該函數關係，由此外插估算出MISFET元件於操作電壓的運作壽命。
简体摘要：本发明提供一种预估具有高介电常数闸极介电层的金属–绝缘–半导体场效应管(MISFET)组件及集成电路的运作寿命的方法。上述预估方法包括施加一偏压于一MISFET组件的闸极上。维持一MISFET组件的汲极电压等于或小于该偏压。由偏压导致MISFET电性参数提前偏移所需的累积时间，量测组件的寿命。推导出该偏压与该组件的寿命之间的一函数关系。并将MISFET的操作电压代入该函数关系，由此外插估算出MISFET组件于操作电压的运作寿命。

5. 发明专利

TW200623268A 半導體裝置及其製造方法 SEMICONDUCTOR DEVICE FOR HIGH-K GATE DIELECTRICS AND FABRICATION METHOD THEREOF 审中-公开
简体标题：半导体设备及其制造方法 SEMICONDUCTOR DEVICE FOR HIGH-K GATE DIELECTRICS AND FABRICATION METHOD THEREOF
公开(公告)号：TW200623268A
公开(公告)日：2006-07-01
申请号：TW094145805
申请日：2005-12-22
申请人：台灣積體電路製造股份有限公司 TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：王志豪 CHIH-HAO WANG , 蔡慶威 CHING-WEI TSAI , 陳尚志 SHANG-CHIH CHEN
IPC分类号： H01L
CPC分类号： H01L29/517 , H01L21/28194 , H01L21/28202 , H01L29/1054 , H01L29/513 , H01L29/518 , H01L29/78
摘要：本發明係有關於一種具有高介電常數材料的半導體裝置，包括一基底，以及形成於基底上的高介電常數材料，此高介電常數材料最好是非結晶形的HfSiON。在一較佳的實施例中，此高介電常數材料含有氮成分。在一較佳的實施例中，氮化矽層係使用噴射氣相沉積法形成於高介電常數材料上。在此JVD氮化層沉積之後，此層具有較低的電荷陷阱密度，並且具有與氧化物或氮氧化物相當的載子遷移率以及更佳的等效氧化層厚度。本發明亦可包含第二含氮層，形成於高介電常數材料以及閘電極之間，作為擴散阻障層之用。本發明可減少形成於高介電常數材料中之氧空缺所造成的問題，因此而減少費米能階釘止效應。
简体摘要：本发明系有关于一种具有高介电常数材料的半导体设备，包括一基底，以及形成于基底上的高介电常数材料，此高介电常数材料最好是非结晶形的HfSiON。在一较佳的实施例中，此高介电常数材料含有氮成分。在一较佳的实施例中，氮化硅层系使用喷射气相沉积法形成于高介电常数材料上。在此JVD氮化层沉积之后，此层具有较低的电荷猫腻密度，并且具有与氧化物或氮氧化物相当的载子迁移率以及更佳的等效氧化层厚度。本发明亦可包含第二含氮层，形成于高介电常数材料以及闸电极之间，作为扩散阻障层之用。本发明可减少形成于高介电常数材料中之氧空缺所造成的问题，因此而减少费米能阶钉止效应。

6. 发明专利

TW200737411A 半導體結構及NMOS電晶體及形成方法 METHOD FOR FORMING A SEMICONDUCTOR STRUCTURE AND AN NMOS TRANSISTOR 审中-公开
简体标题：半导体结构及NMOS晶体管及形成方法 METHOD FOR FORMING A SEMICONDUCTOR STRUCTURE AND AN NMOS TRANSISTOR
公开(公告)号：TW200737411A
公开(公告)日：2007-10-01
申请号：TW095125627
申请日：2006-07-13
申请人：台灣積體電路製造股份有限公司 TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：王志豪 CHIH-HAO WANG , 蔡慶威 CHING-WEI TSAI , 王大維 TA-WEI WANG
IPC分类号： H01L
CPC分类号： H01L29/1054 , H01L29/665 , H01L29/6653 , H01L29/6656 , H01L29/6659 , H01L29/66636 , H01L29/7834 , H01L29/7843
摘要：本發明提供具有高應力通道區之金氧半電晶體及其形成方法,包括於半導體基板上依序形成第一半導體板、第二半導體板、閘極堆疊,其中第一半導體板之晶格常數實質上大於第二半導體板之晶格常數,且第一半導體板及第二半導體板之邊緣實質上延伸出該閘極結構之邊緣。上述方法更包括形成含矽層於半導體基板上,且含矽層較佳與該些半導體板分隔不相鄰;形成間隔物;形成淡摻雜區域及源極/汲極區;形成矽化金屬區及接觸孔蝕刻停止層。上述方法形成之結構可提供高應力至通道區,且提高金屬矽化區高度可減少電流擁擠效應(current crowding effect)。
简体摘要：本发明提供具有高应力信道区之金氧半晶体管及其形成方法,包括于半导体基板上依序形成第一半导体板、第二半导体板、闸极堆栈,其中第一半导体板之晶格常数实质上大于第二半导体板之晶格常数,且第一半导体板及第二半导体板之边缘实质上延伸出该闸极结构之边缘。上述方法更包括形成含硅层于半导体基板上,且含硅层较佳与该些半导体板分隔不相邻;形成间隔物;形成淡掺杂区域及源极/汲极区;形成硅化金属区及接触孔蚀刻停止层。上述方法形成之结构可提供高应力至信道区,且提高金属硅化区高度可减少电流拥挤效应(current crowding effect)。

7. 发明专利

TW200727366A 完全金屬矽化閘極與無金屬矽化電阻與其製備方法 METHOD FOR FORMING FULLY SILICIDED GATE ELECTRODES AND UNSILICIDED POLY RESISTOR 审中-公开
简体标题：完全金属硅化闸极与无金属硅化电阻与其制备方法 METHOD FOR FORMING FULLY SILICIDED GATE ELECTRODES AND UNSILICIDED POLY RESISTOR
公开(公告)号：TW200727366A
公开(公告)日：2007-07-16
申请号：TW095108952
申请日：2006-03-16
申请人：台灣積體電路製造股份有限公司 TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：丁煜明 STEVE MING TING , 王志豪 CHIH-HAO WANG
IPC分类号： H01L
CPC分类号： H01L21/28097 , H01L21/823443 , H01L27/0629 , H01L28/20 , H01L29/4975 , H01L29/665 , H01L29/7833
摘要：本發明係有關於完全金屬矽化閘極與無金屬矽化多晶電阻之製備。圖案化閘極與電阻之半導體材料後,以第一介電層保護多晶矽免於金屬矽化,接著進行第一次金屬矽化將電晶體之閘極部份金屬矽化。厚層閘極則以第二介電層保護電阻免於金屬矽化,接著進行第二次金屬矽化使閘極完全金屬矽化。
简体摘要：本发明系有关于完全金属硅化闸极与无金属硅化多晶电阻之制备。图案化闸极与电阻之半导体材料后,以第一介电层保护多晶硅免于金属硅化,接着进行第一次金属硅化将晶体管之闸极部份金属硅化。厚层闸极则以第二介电层保护电阻免于金属硅化,接着进行第二次金属硅化使闸极完全金属硅化。

8. 发明专利

TW200701394A 半導體元件以及其製作方法 "CLOSED LOOP" CESL HIGH PERFORMANCE CMOS DEVICES 审中-公开
简体标题：半导体组件以及其制作方法 "CLOSED LOOP" CESL HIGH PERFORMANCE CMOS DEVICES
公开(公告)号：TW200701394A
公开(公告)日：2007-01-01
申请号：TW095100878
申请日：2006-01-10
申请人：台灣積體電路製造股份有限公司 TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：陳尚志 SHANG-CHIH CHEN , 黃世賢 SHIH-HSIENG HUANG , 王志豪 CHIH-HAO WANG
IPC分类号： H01L
CPC分类号： H01L21/823807 , H01L21/823864 , H01L29/6656 , H01L29/7833 , H01L29/7843 , Y10S257/90
摘要：本發明實施例提供一種半導體元件與其製作方法。該半導體元件包含有一基底、一閘結構、至少一L型層與一間隙壁、以及一應力層。該閘結構設於該基底上,該L型層具有一第一腳邊,沿著該閘結構延伸到一第一端點,以及一第二腳邊,沿著該基底延伸到一第二端點。該間隙與該L型層之該第一腳邊跟第二腳邊相接觸。該應力層具有內應力,覆蓋在該閘結構、該L型層、該間隙壁以及該基底之部分區域,該應力層與該第一端點以及該第二端點相接觸。
简体摘要：本发明实施例提供一种半导体组件与其制作方法。该半导体组件包含有一基底、一闸结构、至少一L型层与一间隙壁、以及一应力层。该闸结构设于该基底上,该L型层具有一第一脚边,沿着该闸结构延伸到一第一端点,以及一第二脚边,沿着该基底延伸到一第二端点。该间隙与该L型层之该第一脚边跟第二脚边相接触。该应力层具有内应力,覆盖在该闸结构、该L型层、该间隙壁以及该基底之部分区域,该应力层与该第一端点以及该第二端点相接触。

9. 发明专利

TW200625632A 半導體元件 SEMICONDUCTOR DEVICE WITH HIGH-K DIELECTRIC AND QUASI-METAL GATE, AND METHOD OF FORMING THEREOF 审中-公开
简体标题：半导体组件 SEMICONDUCTOR DEVICE WITH HIGH-K DIELECTRIC AND QUASI-METAL GATE, AND METHOD OF FORMING THEREOF
公开(公告)号：TW200625632A
公开(公告)日：2006-07-16
申请号：TW094124680
申请日：2005-07-21
申请人：台灣積體電路製造股份有限公司 TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：王志豪 CHIH-HAO WANG , 蔡慶威 CHING-WEI TSAI , 胡正明 CHENMING HU
IPC分类号： H01L
CPC分类号： H01L21/28123 , H01L21/28194 , H01L21/28202 , H01L29/517 , H01L29/518 , H01L29/7833
摘要：一種半導體元件，包含有至少一N型通道元件以及至少一P型通道元件。該N型通道元件包含有一高介電常數(high–K)之閘介電層。該P型通道元件包含有該高介電常數之閘介電層。該N型通道元件具有一P型閘極，該P型通道元件具有一N型閘極。
简体摘要：一种半导体组件，包含有至少一N型信道组件以及至少一P型信道组件。该N型信道组件包含有一高介电常数(high–K)之闸介电层。该P型信道组件包含有该高介电常数之闸介电层。该N型信道组件具有一P型闸极，该P型信道组件具有一N型闸极。

10. 发明专利

TW200644247A 電晶體、電晶體之形成方法、P型金氧半電晶體(PMOS)之形成方法 PMOS TRANSISTOR WITH DISCONTINUOUS CESL AND METHOD OF FABRICATION 审中-公开
简体标题：晶体管、晶体管之形成方法、P型金氧半晶体管(PMOS)之形成方法 PMOS TRANSISTOR WITH DISCONTINUOUS CESL AND METHOD OF FABRICATION
公开(公告)号：TW200644247A
公开(公告)日：2006-12-16
申请号：TW095105730
申请日：2006-02-21
申请人：台灣積體電路製造股份有限公司 TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：王志豪 CHIH-HAO WANG , 王焱平 YEN-PING WANG , 蔡邦彥 PANG-YEN TSAI
IPC分类号： H01L
CPC分类号： H01L29/165 , H01L21/823807 , H01L21/823814 , H01L29/665 , H01L29/66628 , H01L29/66636 , H01L29/78 , H01L29/7843 , H01L29/7848 , H01L29/7849
摘要：本發明揭示一種電晶體具有不連續接觸蝕刻停止層(CESL)包含：一基底具有一基底表面；一閘極介電層，位於該基底之該表面上；一閘極電極，位於該閘極介電層上；一間隔層，位於該閘極介電層及閘極之側壁；一源極及一汲極，分別位於該閘極介電層及該閘極電極之兩側邊，該源極及該汲極定義出一個通道區，該通道區具有一個通道長度，且其在該基底間實質上自該源極延伸至該汲極；以及一接觸蝕刻停止層，位於該閘極電極，該間隔層，該源極及該汲極上；該接觸蝕刻停止層於沿該通道區之垂直方向上，係實質上局部連續；該接觸蝕刻停止層於沿該通道區之平行方向上，係實質上局部不連續。
简体摘要：本发明揭示一种晶体管具有不连续接触蚀刻停止层(CESL)包含：一基底具有一基底表面；一闸极介电层，位于该基底之该表面上；一闸极电极，位于该闸极介电层上；一间隔层，位于该闸极介电层及闸极之侧壁；一源极及一汲极，分别位于该闸极介电层及该闸极电极之两侧边，该源极及该汲极定义出一个信道区，该信道区具有一个信道长度，且其在该基底间实质上自该源极延伸至该汲极；以及一接触蚀刻停止层，位于该闸极电极，该间隔层，该源极及该汲极上；该接触蚀刻停止层于沿该信道区之垂直方向上，系实质上局部连续；该接触蚀刻停止层于沿该信道区之平行方向上，系实质上局部不连续。

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