专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明专利

TW201726544A 奈米機電裝置結構审中-公开
简体标题：奈米机电设备结构
公开(公告)号：TW201726544A
公开(公告)日：2017-08-01
申请号：TW105144133
申请日：2016-12-30
申请人：台灣積體電路製造股份有限公司 , TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：陳欣蘋 , CHEN, HSIN PING , 楊岱宜 , YANG, TAI I , 後藤賢一 , GOTO, KEN-ICHI , 眭曉林 , SHUE, SHAU LIN , 戴爾茲卡羅斯H , DIAZ, CARLOS H.
IPC分类号： B82Y10/00
CPC分类号： B81B3/0021 , B81B2203/0118 , B81B2207/015 , B81B2207/09 , B81C1/00246 , B81C2203/0136 , B81C2203/0771
摘要：本發明之實施例提供一種奈米機電裝置結構，包括：基板，內連線結構形成於基板之上。奈米機電裝置結構更包括：介電層形成於內連線結構之上，梁結構形成於介電層之中與之上，其中梁結構包括固定部份與可移動部份，固定部份沿著垂直方向延伸，且可移動部份沿著水平方向延伸。奈米機電裝置結構尚包括：蓋結構形成於介電層與梁結構之上；以及凹洞形成於梁結構與蓋結構之間。
简体摘要：本发明之实施例提供一种奈米机电设备结构，包括：基板，内连接结构形成于基板之上。奈米机电设备结构更包括：介电层形成于内连接结构之上，梁结构形成于介电层之中与之上，其中梁结构包括固定部份与可移动部份，固定部份沿着垂直方向延伸，且可移动部份沿着水平方向延伸。奈米机电设备结构尚包括：盖结构形成于介电层与梁结构之上；以及凹洞形成于梁结构与盖结构之间。

2. 发明专利

TWI540697B 半導體配置及其形成方法有权
简体标题：半导体配置及其形成方法
公开(公告)号：TWI540697B
公开(公告)日：2016-07-01
申请号：TW104100365
申请日：2015-01-07
申请人：台灣積體電路製造股份有限公司 , TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：廖御傑 , LIAO, YU CHIEH , 莊正吉 , CHUANG, CHENG CHI , 楊岱宜 , YANG, TAI I , 林天祿 , LIN, TIEN LU , 吳永旭 , WU, YUNG HSU
IPC分类号： H01L23/52 , H01L21/28
CPC分类号： H01L23/5226 , H01L21/768 , H01L21/7682 , H01L21/76843 , H01L21/76849 , H01L23/5222 , H01L23/53238 , H01L23/5329 , H01L23/53295 , H01L2924/0002 , H01L2924/00

3. 发明专利

TW201539741A 半導體之配置及其形成方法审中-公开
简体标题：半导体之配置及其形成方法
公开(公告)号：TW201539741A
公开(公告)日：2015-10-16
申请号：TW103146213
申请日：2014-12-30
申请人：台灣積體電路製造股份有限公司 , TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：楊岱宜 , YANG, TAI I , 林天祿 , LIN, TIEN LU , 連萬益 , LIEN, WAI YI , 王志豪 , WANG, CHIH HAO , 吳俊鵬 , WU, JIUN PENG
IPC分类号： H01L29/41 , H01L21/3205 , H01L21/3213
CPC分类号： H01L29/66545 , H01L21/0214 , H01L21/02167 , H01L21/0217 , H01L21/47573 , H01L21/76897 , H01L29/401 , H01L29/4958 , H01L29/6656 , H01L29/66575 , H01L29/78
摘要：本文提供半導體配置及其形成方法。半導體配置包括：與第一主動區域之基本上平坦的頂表面接觸的導電接觸，此接觸係介於具有基本上垂直之外側表面的第一對位間隔物及第二對位間隔物之間並與其接觸。相較形成於不具有基本上垂直之外側表面的對位間隔物之間的接觸，形成於第一對位間隔物及第二對位間隔物之間的接觸具有更希望的接觸形狀。相較於非基本上平坦的主動區域，第一主動區域基本上平坦的表面是表示第一主動區域基本上未受損的結構。相較於受損的第一主動區域，基本上未受損的第一主動區域對於接觸具有更大的接觸面積。
简体摘要：本文提供半导体配置及其形成方法。半导体配置包括：与第一主动区域之基本上平坦的顶表面接触的导电接触，此接触系介于具有基本上垂直之外侧表面的第一对位间隔物及第二对位间隔物之间并与其接触。相较形成于不具有基本上垂直之外侧表面的对位间隔物之间的接触，形成于第一对位间隔物及第二对位间隔物之间的接触具有更希望的接触形状。相较于非基本上平坦的主动区域，第一主动区域基本上平坦的表面是表示第一主动区域基本上未受损的结构。相较于受损的第一主动区域，基本上未受损的第一主动区域对于接触具有更大的接触面积。

4. 发明专利

TW201824491A 積體電路二維互連的方法审中-公开
简体标题：集成电路二维互连的方法
公开(公告)号：TW201824491A
公开(公告)日：2018-07-01
申请号：TW106117051
申请日：2017-05-23
申请人：台灣積體電路製造股份有限公司 , TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：吳佳典 , WU, CHIA TIEN , 劉相瑋 , LIU, HSIANG WEI , 楊岱宜 , YANG, TAI I , 朱韋臻 , CHU, WEI CHEN
IPC分类号： H01L23/522
摘要：本揭露揭示了積體電路以二維(two-dimensional；2-D)與一維(one-dimensional；1-D)圖案佈局互連。本揭露提供經由y方向上之二維互連來連接在一維圖案佈局之x方向上之偶數線或奇數線的方法。根據裝置設計需要，二維互連可垂直於或不垂直於偶數線或奇數線。相比於在一維圖案化製程中使用之常規自動對準多圖案化(self-aligned multiple patterning；SAMP)製程，提供了二維圖案化之自由度。本文描述之二維圖案化提供了與x及y兩者方向上之臨界尺寸匹配之線寬。在一維線之間或在二維互連與一維線之尾端之間的間距可保持為常數及最小值。
简体摘要：本揭露揭示了集成电路以二维(two-dimensional；2-D)与一维(one-dimensional；1-D)图案布局互连。本揭露提供经由y方向上之二维互连来连接在一维图案布局之x方向上之偶数线或奇数线的方法。根据设备设计需要，二维互连可垂直于或不垂直于偶数线或奇数线。相比于在一维图案化制程中使用之常规自动对准多图案化(self-aligned multiple patterning；SAMP)制程，提供了二维图案化之自由度。本文描述之二维图案化提供了与x及y两者方向上之临界尺寸匹配之线宽。在一维线之间或在二维互连与一维线之尾端之间的间距可保持为常数及最小值。

5. 发明专利

TW201616651A 半導體裝置結構及其形成方法审中-公开
简体标题：半导体设备结构及其形成方法
公开(公告)号：TW201616651A
公开(公告)日：2016-05-01
申请号：TW104132971
申请日：2015-10-07
申请人：台灣積體電路製造股份有限公司 , TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：楊岱宜 , YANG, TAI I , 廖御傑 , LIAO, YU CHIEH , 林天祿 , LIN, TIEN LU , 包天一 , BAO, TIEN I
IPC分类号： H01L29/66 , H01L21/768
CPC分类号： H01L23/5226 , H01L21/76805 , H01L21/76816 , H01L21/76831 , H01L21/76879 , H01L21/76885 , H01L21/76897 , H01L23/485 , H01L23/53228 , H01L23/53257 , H01L29/41758 , H01L29/665 , H01L29/7833 , H01L29/7848 , H01L2924/0002 , H01L2924/00
摘要：本發明實施例提供一種半導體裝置結構。上述半導體裝置結構包括一半導體基底。上述半導體裝置結構包括位於半導體基底上方的一第一介電層。上述半導體裝置結構包括嵌入於上述第一介電層中的一第一導線。上述半導體裝置結構包括位於上述第一介電層和上述第一導線上方的一第二介電層。上述半導體裝置結構包括位於上述第二介電層上方的一第二導線。上述第二介電層位於上述第一導線和上述第二導線之間。上述半導體裝置結構包括穿過上述第二介電層以將上述第一導線電連接至上述第二導線的複數個導電柱。上述導電柱彼此間隔開。
简体摘要：本发明实施例提供一种半导体设备结构。上述半导体设备结构包括一半导体基底。上述半导体设备结构包括位于半导体基底上方的一第一介电层。上述半导体设备结构包括嵌入于上述第一介电层中的一第一导线。上述半导体设备结构包括位于上述第一介电层和上述第一导在线方的一第二介电层。上述半导体设备结构包括位于上述第二介电层上方的一第二导线。上述第二介电层位于上述第一导线和上述第二导线之间。上述半导体设备结构包括穿过上述第二介电层以将上述第一导线电连接至上述第二导线的复数个导电柱。上述导电柱彼此间隔开。

6. 发明专利

TW201830533A 具互連結構的半導體裝置之製作方法审中-公开
简体标题：具互链接构的半导体设备之制作方法
公开(公告)号：TW201830533A
公开(公告)日：2018-08-16
申请号：TW106124762
申请日：2017-07-24
申请人：台灣積體電路製造股份有限公司 , TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：楊岱宜 , YANG, TAI I , 朱韋臻 , CHU, WEI CHEN , 劉相瑋 , LIU, HSIANG WEI , 眭曉林 , SHUE, SHAU LIN , 蘇莉玲 , SU, LI LIN , 吳永旭 , WU, YUNG HSU
IPC分类号： H01L21/60
摘要：光微影上覆誤差為導致低晶圓產量之圖案化缺陷之一來源。本文揭露一種使用具有自對準互連件之圖案化光微影/蝕刻製程之互連件形成製程。此互連形成製程尤其改良光微影上覆(OVL)邊際，因為對準係在較寬圖案上完成。此外，此圖案化光微影/蝕刻製程支持多金屬間隙填充及具有空穴的低介電常數介電質形成。
简体摘要：光微影上覆误差为导致低晶圆产量之图案化缺陷之一来源。本文揭露一种使用具有自对准互连件之图案化光微影/蚀刻制程之互连件形成制程。此互连形成制程尤其改良光微影上覆(OVL)边际，因为对准系在较宽图案上完成。此外，此图案化光微影/蚀刻制程支持多金属间隙填充及具有空穴的低介电常数介电质形成。

7. 发明专利

TW201603230A 積體電路晶片及後段製程金屬化層之製造方法审中-公开
简体标题：集成电路芯片及后段制程金属化层之制造方法
公开(公告)号：TW201603230A
公开(公告)日：2016-01-16
申请号：TW103136580
申请日：2014-10-23
申请人：台灣積體電路製造股份有限公司 , TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：劉相瑋 , LIU, HSIANG WEI , 楊岱宜 , YANG, TAI I , 莊正吉 , CHUANG, CHENG CHI , 林天祿 , LIN, TIEN LU
IPC分类号： H01L23/52 , H01L21/28
CPC分类号： H01L23/5283 , H01L21/76802 , H01L21/76838 , H01L21/76877 , H01L21/76879 , H01L23/5226 , H01L23/53228 , H01L23/53238 , H01L23/53257 , H01L23/53266 , H01L23/53295 , H01L2924/0002 , H01L2924/00
摘要：本揭露提供一種形成後段製程金屬化層之方法，其藉由使用不同導電物質填充位於內層介電層中不同尺寸的開口。本揭露亦提供一積體電路晶片，其包括第一金屬內連接結構，其設置於第一後段製程金屬化層內，且包括第一導電材料。此積體電路晶片亦包括複數第二金屬內連接結構，其設置於第一後段製程金屬化層中且與第一金屬內連接結構橫向隔開。第二金屬內連接結構包括不同於第一導電材料的第二導電材料。利用不同導電材料形成不同金屬內連接結構於同一後段製程金屬化層中，減輕了填洞問題。
简体摘要：本揭露提供一种形成后段制程金属化层之方法，其借由使用不同导电物质填充位于内层介电层中不同尺寸的开口。本揭露亦提供一集成电路芯片，其包括第一金属内连接结构，其设置于第一后段制程金属化层内，且包括第一导电材料。此集成电路芯片亦包括复数第二金属内连接结构，其设置于第一后段制程金属化层中且与第一金属内连接结构横向隔开。第二金属内连接结构包括不同于第一导电材料的第二导电材料。利用不同导电材料形成不同金属内连接结构于同一后段制程金属化层中，减轻了填洞问题。

8. 发明专利

TW201535656A 半導體配置及其形成方法审中-公开
简体标题：半导体配置及其形成方法
公开(公告)号：TW201535656A
公开(公告)日：2015-09-16
申请号：TW104100365
申请日：2015-01-07
申请人：台灣積體電路製造股份有限公司 , TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：廖御傑 , LIAO, YU CHIEH , 莊正吉 , CHUANG, CHENG CHI , 楊岱宜 , YANG, TAI I , 林天祿 , LIN, TIEN LU , 吳永旭 , WU, YUNG HSU
IPC分类号： H01L23/52 , H01L21/28
CPC分类号： H01L23/5226 , H01L21/768 , H01L21/7682 , H01L21/76843 , H01L21/76849 , H01L23/5222 , H01L23/53238 , H01L23/5329 , H01L23/53295 , H01L2924/0002 , H01L2924/00
摘要：本揭露提供一種半導體配置及其形成方法。該半導體配置包括一內連線，其包括一內連線金屬栓，為一第二金屬層所包圍。該內連線鄰近一介電層之一側壁，使得該內連線與該介電層之該側壁之間形成一氣隙。一保護阻障層，於該內連線與該氣隙上，並覆蓋該介電層之一上表面，且直接與該介電層之該上表面物理性接觸。被該第二金屬層包圍之該內連線金屬栓較未被一第二金屬層包圍之一內連線金屬栓不易受損。該保護阻障層直接與該介電層物理性接觸之半導體配置較未有一保護阻障層直接與一介電層物理性接觸之一半導體配置具有更低寄生電容，可降低RC延遲。
简体摘要：本揭露提供一种半导体配置及其形成方法。该半导体配置包括一内连接，其包括一内连接金属栓，为一第二金属层所包围。该内连接邻近一介电层之一侧壁，使得该内连接与该介电层之该侧壁之间形成一气隙。一保护阻障层，于该内连接与该气隙上，并覆盖该介电层之一上表面，且直接与该介电层之该上表面物理性接触。被该第二金属层包围之该内连接金属栓较未被一第二金属层包围之一内连接金属栓不易受损。该保护阻障层直接与该介电层物理性接触之半导体配置较未有一保护阻障层直接与一介电层物理性接触之一半导体配置具有更低寄生电容，可降低RC延迟。

9. 发明专利

TW201351565A 半導體裝置及其製造方法审中-公开
简体标题：半导体设备及其制造方法
公开(公告)号：TW201351565A
公开(公告)日：2013-12-16
申请号：TW101133092
申请日：2012-09-11
申请人：台灣積體電路製造股份有限公司 , TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：許鴻生 , SHUE, HONG SENG , 楊岱宜 , YANG, TAI I , 吳威鼎 , WU, WEI DING , 鍾明達 , CHUNG, MING TAI , 游紹祺 , YU, SHAO CHI
IPC分类号： H01L21/764 , H01L27/06
CPC分类号： H01L21/823481 , H01L21/76264 , H01L21/76283 , H01L21/76289 , H01L21/764 , H01L21/7682 , H01L21/823475 , H01L27/088 , H01L29/0649 , H01L2221/1047
摘要：一種半導體裝置，包括：一半導體基板；一接觸插栓，位於該半導體基板上；以及一層間介電層，位於該半導體基板上，而該接觸插栓係設置於該層間介電層內，其中該層間介電層之一部與該半導體基板密封形成一氣隙，且其中該氣隙為環繞該半導體基板之一部之一完整氣隙環狀物。
简体摘要：一种半导体设备，包括：一半导体基板；一接触插栓，位于该半导体基板上；以及一层间介电层，位于该半导体基板上，而该接触插栓系设置于该层间介电层内，其中该层间介电层之一部与该半导体基板密封形成一气隙，且其中该气隙为环绕该半导体基板之一部之一完整气隙环状物。

10. 发明专利

TW201824353A 製作半導體裝置的方法审中-公开
简体标题：制作半导体设备的方法
公开(公告)号：TW201824353A
公开(公告)日：2018-07-01
申请号：TW106122925
申请日：2017-07-07
申请人：台灣積體電路製造股份有限公司 , TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.
发明人：朱韋臻 , CHU, WEI CHEN , 楊岱宜 , YANG, TAI I , 莊正吉 , CHUANG, CHENG CHI , 吳佳典 , WU, CHIA TIEN
IPC分类号： H01L21/033 , H01L21/60
摘要：本揭示內容描述多個使用圖案化光刻/蝕刻操作以多重金屬填隙(multi-metal gap fill)形成自對準互連的方法。舉例來說，方法包括形成於介電層上的第一圖案結構及第二圖案結構。第一圖案結構及第二圖案結構各包括一對間隙壁及介於間隙壁間的中央部分。於介電層中形成自對準於介於第一圖案結構及第二圖案結構間的空間的第一開口。於第一開口中沈積第一導電材料。移除第二圖案結構的中央部分以形成於介電層上方且介於第二圖案結構的此對間隙壁間的空隙。於介電層中形成自對準於空隙的第二開口。並且沈積第二導電材料於第二開口中。
简体摘要：本揭示内容描述多个使用图案化光刻/蚀刻操作以多重金属填隙(multi-metal gap fill)形成自对准互连的方法。举例来说，方法包括形成于介电层上的第一图案结构及第二图案结构。第一图案结构及第二图案结构各包括一对间隙壁及介于间隙壁间的中央部分。于介电层中形成自对准于介于第一图案结构及第二图案结构间的空间的第一开口。于第一开口中沉积第一导电材料。移除第二图案结构的中央部分以形成于介电层上方且介于第二图案结构的此对间隙壁间的空隙。于介电层中形成自对准于空隙的第二开口。并且沉积第二导电材料于第二开口中。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式