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71. 发明专利

TW201503144A 半導體裝置审中-公开
简体标题：半导体设备
公开(公告)号：TW201503144A
公开(公告)日：2015-01-16
申请号：TW103106052
申请日：2014-02-24
申请人： PS4盧克斯科公司 , PS4 LUXCO S. A. R. L.
发明人：松井義徳 , MATSUI, YOSHINORI
IPC分类号： G11C16/32
CPC分类号： G11C7/222 , G11C7/22 , G11C7/225 , G11C11/4076 , G11C2207/2272
摘要：削減藉由生成內部時脈信號產生的消耗電流。具備：應答晶片選擇信號(CS_n)的活性化開始內部時脈信號(PCLKAR)的生成的時脈信號緩衝電路(90)；和同步於內部時脈信號(PCLKAR)進行動作的內部電路(70、100、110、120)。時脈信號緩衝電路(90)，是在指令信號(CA0~CA9)表示讀取指令時，在第2時間停止內部時脈信號(PCLKAR)的生成，在指令信號(CA0~CA9)表示啟動指令時，在比第2時間更早的第1時間停止內部時脈信號(PCLKAR)的生成。若藉由本發明，對應於外部指令信號僅必要的期間生成內部時脈信號，就能削減消耗電流。
简体摘要：削减借由生成内部时脉信号产生的消耗电流。具备：应答芯片选择信号(CS_n)的活性化开始内部时脉信号(PCLKAR)的生成的时脉信号缓冲电路(90)；和同步于内部时脉信号(PCLKAR)进行动作的内部电路(70、100、110、120)。时脉信号缓冲电路(90)，是在指令信号(CA0~CA9)表示读取指令时，在第2时间停止内部时脉信号(PCLKAR)的生成，在指令信号(CA0~CA9)表示启动指令时，在比第2时间更早的第1时间停止内部时脉信号(PCLKAR)的生成。若借由本发明，对应于外部指令信号仅必要的期间生成内部时脉信号，就能削减消耗电流。

72. 发明专利

TW201503123A 半導體裝置审中-公开
简体标题：半导体设备
公开(公告)号：TW201503123A
公开(公告)日：2015-01-16
申请号：TW103105213
申请日：2014-02-18
申请人： PS4盧克斯科公司 , PS4 LUXCO S. A. R. L.
发明人：永田恭一 , NAGATA, KYOICHI
IPC分类号： G11C11/4076
CPC分类号： G06F5/06
摘要：即使在待命時DLL電路停止的情形下，仍能使得指令FIFO電路正常動作。具備：根據輸入點訊號IN0~IN3閂鎖內部指令COMIN，且根據輸出點訊號OUT0~OUT3輸出內部指令COMOUT的點移位電路110；和輸入點訊號IN0活性化之後，根據直至輸出點訊號OUT0活性化的時間而生成計數值CNT的位相差判定電路150；和根據計數值CNT切換輸入點訊號IN0~IN3與輸出點訊號OUT0~OUT3之關係的位相差設定電路160。若藉由本發明，在待命時可停止生成輸出點訊號OUT0~OUT3所用的DLL電路的動作，就能達到減低消耗電流。
简体摘要：即使在待命时DLL电路停止的情形下，仍能使得指令FIFO电路正常动作。具备：根据输入点信号IN0~IN3闩锁内部指令COMIN，且根据输出点信号OUT0~OUT3输出内部指令COMOUT的点移位电路110；和输入点信号IN0活性化之后，根据直至输出点信号OUT0活性化的时间而生成计数值CNT的位相差判定电路150；和根据计数值CNT切换输入点信号IN0~IN3与输出点信号OUT0~OUT3之关系的位相差设置电路160。若借由本发明，在待命时可停止生成输出点信号OUT0~OUT3所用的DLL电路的动作，就能达到减低消耗电流。

73. 发明专利

TW201448213A 半導體裝置及其製造方法审中-公开
简体标题：半导体设备及其制造方法
公开(公告)号：TW201448213A
公开(公告)日：2014-12-16
申请号：TW103101424
申请日：2014-01-15
申请人： PS4盧克斯科公司 , PS4 LUXCO S. A. R. L.
发明人：藤本紘行 , FUJIMOTO, HIROYUKI
IPC分类号： H01L29/78 , H01L21/28
CPC分类号： H01L27/10808 , H01L27/10814 , H01L27/10823 , H01L27/10855 , H01L27/10876 , H01L29/4236 , H01L29/7827
摘要：本發明係一種半導體裝置及其製造方法，其中，有產生有接觸塞與不純物擴散範圍之連接不佳的可能性。具備：具有延伸存在於第1方向所形成之複數之第1溝的半導體基板，和在前述第1溝之下部，隔著閘極絕緣膜而加以埋入之埋入閘極電極，和在前述第1溝之埋入於前述埋入閘極電極上之埋入絕緣膜，和加以設置於前述埋入絕緣膜上之同時，較前述第1溝之寬度為小寬度之分離絕緣膜，和在前述半導體基板上鄰接於前述第1溝而加以設置之擴散範圍，和與前述擴散範圍接觸之導電層，和與前述導電層接觸之接觸塞，前述導電層係亦加以配置於位於前述埋入閘極電極上之前述埋入絕緣膜上之同時，經由前述分離絕緣膜而加以間隔者。
简体摘要：本发明系一种半导体设备及其制造方法，其中，有产生有接触塞与不纯物扩散范围之连接不佳的可能性。具备：具有延伸存在于第1方向所形成之复数之第1沟的半导体基板，和在前述第1沟之下部，隔着闸极绝缘膜而加以埋入之埋入闸极电极，和在前述第1沟之埋入于前述埋入闸极电极上之埋入绝缘膜，和加以设置于前述埋入绝缘膜上之同时，较前述第1沟之宽度为小宽度之分离绝缘膜，和在前述半导体基板上邻接于前述第1沟而加以设置之扩散范围，和与前述扩散范围接触之导电层，和与前述导电层接触之接触塞，前述导电层系亦加以配置于位于前述埋入闸极电极上之前述埋入绝缘膜上之同时，经由前述分离绝缘膜而加以间隔者。

74. 发明专利

TW201448175A 半導體裝置之製造方法审中-公开
简体标题：半导体设备之制造方法
公开(公告)号：TW201448175A
公开(公告)日：2014-12-16
申请号：TW103102480
申请日：2014-01-23
申请人： PS4盧克斯科公司 , PS4 LUXCO S. A. R. L.
发明人：前川厚志 , MAEKAWA, ATSUSHI
IPC分类号： H01L27/115 , H01L21/336
CPC分类号： H01L21/31116 , H01L21/02115 , H01L21/02164 , H01L21/0217 , H01L21/02274 , H01L21/3105 , H01L21/31138 , H01L21/31144 , H01L21/76816 , H01L27/10814 , H01L27/10817 , H01L27/10844 , H01L27/10855 , H01L27/10894
摘要：係具備有：在半導體基板上依序形成絕緣膜、第1材料膜之工程；和在第1材料膜上形成具有矩形的第1開口之遮罩膜之工程；和將遮罩膜作為遮罩而對於第1材料膜進行乾蝕刻，以在第1材料膜上形成於第1方向上具有短邊之橢圓形的第2開口之工程。形成遮罩膜之工程，係包含有：形成具有與第1開口之第1方向相對向之側面的第2材料膜和具有與第1開口之第2方向相對向之側面的第3材料膜之工程，第3材料膜之厚度，係較第2材料膜之厚度更厚。
简体摘要：系具备有：在半导体基板上依序形成绝缘膜、第1材料膜之工程；和在第1材料膜上形成具有矩形的第1开口之遮罩膜之工程；和将遮罩膜作为遮罩而对于第1材料膜进行干蚀刻，以在第1材料膜上形成于第1方向上具有短边之椭圆形的第2开口之工程。形成遮罩膜之工程，系包含有：形成具有与第1开口之第1方向相对向之侧面的第2材料膜和具有与第1开口之第2方向相对向之侧面的第3材料膜之工程，第3材料膜之厚度，系较第2材料膜之厚度更厚。

75. 发明专利

TW201448174A 半導體裝置审中-公开
简体标题：半导体设备
公开(公告)号：TW201448174A
公开(公告)日：2014-12-16
申请号：TW103102111
申请日：2014-01-21
申请人： PS4盧克斯科公司 , PS4 LUXCO S. A. R. L.
发明人：山上実 , YAMAGAMI, MINORU , 長峰久之 , NAGAMINE, HISAYUKI
IPC分类号： H01L27/115 , H01L21/28
CPC分类号： H01L27/10897 , G11C5/025 , G11C7/08 , G11C11/4087 , G11C11/4091 , G11C11/4094 , G11C11/4097
摘要： [課題]構成為能夠在感測放大器區域(SAA)內設置輔助放大器之一部分(n型部AAN)。[解決手段]半導體裝置，係具備有：在Y方向上而並排之第1以及第2記憶體胞區域(MATA)；和被形成在第1以及第2記憶體胞區域(MATA)之間，並包含複數之感測放大器之感測放大器區域(SAA)；和第1配線層；和分別在Y方向上延伸並且至少包含有在感測放大器區域(SAA)處作為第1配線層而被形成之第1配線部分的第1以及第2位元線(BL0T、BL0B)；和在第1位元線(BL0T)之第1配線部分和第2位元線(BL0B)之第1配線部分之間而作為第1配線層來形成並且朝向X方向延伸之第1墊片電極。
简体摘要： [课题]构成为能够在传感放大器区域(SAA)内设置辅助放大器之一部分(n型部AAN)。[解决手段]半导体设备，系具备有：在Y方向上而并排之第1以及第2内存胞区域(MATA)；和被形成在第1以及第2内存胞区域(MATA)之间，并包含复数之传感放大器之传感放大器区域(SAA)；和第1配线层；和分别在Y方向上延伸并且至少包含有在传感放大器区域(SAA)处作为第1配线层而被形成之第1配线部分的第1以及第2比特线(BL0T、BL0B)；和在第1比特线(BL0T)之第1配线部分和第2比特线(BL0B)之第1配线部分之间而作为第1配线层来形成并且朝向X方向延伸之第1垫片电极。

76. 发明专利

TW201448058A 半導體裝置之製造方法审中-公开
简体标题：半导体设备之制造方法
公开(公告)号：TW201448058A
公开(公告)日：2014-12-16
申请号：TW103102113
申请日：2014-01-21
申请人： PS4盧克斯科公司 , PS4 LUXCO S. A. R. L.
发明人：宇佐美宣丞 , USAMI, SENSHO
IPC分类号： H01L21/56
CPC分类号： H01L22/26 , H01L21/311 , H01L21/56 , H01L21/561 , H01L21/78 , H01L22/12 , H01L22/20 , H01L23/00 , H01L23/3128 , H01L23/562 , H01L24/16 , H01L24/32 , H01L24/48 , H01L24/49 , H01L24/73 , H01L24/97 , H01L25/0657 , H01L25/105 , H01L25/50 , H01L2223/54486 , H01L2224/0401 , H01L2224/04042 , H01L2224/16225 , H01L2224/32145 , H01L2224/32225 , H01L2224/48091 , H01L2224/48227 , H01L2224/49171 , H01L2224/73204 , H01L2224/73265 , H01L2224/97 , H01L2225/0651 , H01L2225/06568 , H01L2225/1023 , H01L2225/1058 , H01L2924/15311 , H01L2924/15331 , H01L2924/181 , H01L2924/1815 , H01L2924/3511 , H01L2924/00012 , H01L2224/85 , H01L2224/83 , H01L2224/81 , H01L2924/00
摘要：製造成為標本之半導體裝置，並測定標本之彎曲。基於測定值而決定從密封樹脂層所除去之部位。在製造半導體裝置的過程中，於形成密封樹脂層之後，將除去部位除去。
简体摘要：制造成为标本之半导体设备，并测定标本之弯曲。基于测定值而决定从密封树脂层所除去之部位。在制造半导体设备的过程中，于形成密封树脂层之后，将除去部位除去。

77. 发明专利

TW201447990A 半導體裝置及其製造方法审中-公开
简体标题：半导体设备及其制造方法
公开(公告)号：TW201447990A
公开(公告)日：2014-12-16
申请号：TW103102268
申请日：2014-01-22
申请人： PS4盧克斯科公司 , PS4 LUXCO S. A. R. L.
发明人：神作孝 , KANSAKU, TAKASHI
IPC分类号： H01L21/28 , H01L29/78
CPC分类号： H01L21/76846 , H01L21/02186 , H01L21/02244 , H01L21/2855 , H01L21/28568 , H01L21/31051 , H01L21/32139 , H01L21/76802 , H01L21/76805 , H01L21/76855 , H01L21/76856 , H01L21/76858 , H01L21/76877 , H01L21/76885 , H01L23/5226 , H01L23/528 , H01L23/53223 , H01L23/53257 , H01L2924/0002 , H01L2924/00
摘要：本發明是在於提供一種可靠度高的半導體裝置及其製造方法。半導體裝置的製造方法係包含：在比半導體基板更上面形成層間絕緣膜之工程；在層間絕緣膜中，形成上面與層間絕緣膜的上面同一平面的導電性柱塞之工程；在層間絕緣膜及導電性柱塞上形成第1鈦膜之工程；在第1鈦膜上形成鋁擴散防止膜之工程；在鋁擴散防止膜上形成第2鈦膜之工程；在第2鈦膜上形成鋁膜之工程；及使從鋁膜到第1鈦膜藉由蝕刻加工來成形而形成配線之工程。
简体摘要：本发明是在于提供一种可靠度高的半导体设备及其制造方法。半导体设备的制造方法系包含：在比半导体基板更上面形成层间绝缘膜之工程；在层间绝缘膜中，形成上面与层间绝缘膜的上面同一平面的导电性柱塞之工程；在层间绝缘膜及导电性柱塞上形成第1钛膜之工程；在第1钛膜上形成铝扩散防止膜之工程；在铝扩散防止膜上形成第2钛膜之工程；在第2钛膜上形成铝膜之工程；及使从铝膜到第1钛膜借由蚀刻加工来成形而形成配线之工程。

78. 发明专利

TW201447895A 半導體裝置审中-公开
简体标题：半导体设备
公开(公告)号：TW201447895A
公开(公告)日：2014-12-16
申请号：TW103104264
申请日：2014-02-10
申请人： PS4盧克斯科公司 , PS4 LUXCO S. A. R. L.
发明人：赤松宏 , AKAMATSU, HIROSHI , 金子昭二 , KANEKO, SHOJI
IPC分类号： G11C16/06
CPC分类号： G11C11/406
摘要：本發明係一種半導體裝置，其課題係需要更新動作所成資訊之保持的半導體裝置中，防止資訊保持特性之下降所造成之更新不良。其解決手段係具備：輸出顯示欲更新之字元線之行位址的第1之行位址(RADDa)的更新計數器(41)、和根據對於記憶格陣列之存取履歷，追加性輸出顯示欲更新之字元線之行位址的第2之行位址(RADDb)位址產生部、選擇行位址(RADDa，RADDb)之任一方之選擇電路(42)。根據本發明時，對應於資訊保持性之下降之記憶格的字元線，可追加更新之故，無關於記憶格之存取履歷，可正確保持資訊。
简体摘要：本发明系一种半导体设备，其课题系需要更新动作所成信息之保持的半导体设备中，防止信息保持特性之下降所造成之更新不良。其解决手段系具备：输出显示欲更新之字符线之行位址的第1之行位址(RADDa)的更新计数器(41)、和根据对于记忆格数组之存取履历，追加性输出显示欲更新之字符线之行位址的第2之行位址(RADDb)位址产生部、选择行位址(RADDa，RADDb)之任一方之选择电路(42)。根据本发明时，对应于信息保持性之下降之记忆格的字符线，可追加更新之故，无关于记忆格之存取履历，可正确保持信息。

79. 发明专利

TW201447894A 半導體裝置审中-公开
简体标题：半导体设备
公开(公告)号：TW201447894A
公开(公告)日：2014-12-16
申请号：TW103102941
申请日：2014-01-27
申请人： PS4盧克斯科公司 , PS4 LUXCO S. A. R. L.
发明人：宮本尚幸 , MIYAMOTO, TAKAYUKI
IPC分类号： G11C16/06
CPC分类号： G11C11/40618 , G11C11/4087 , G11C11/4097
摘要： [課題]將起因於解碼訊號之重置所產生的消耗電流削減。[解決手段]係具備有：行解碼器(12)，係藉由將行位址解碼而產生解碼訊號(DEC1~DEC6)；和複數之字元線(WL)，係基於解碼訊號(DEC1~DEC6)而被選擇性地活性化；和重置控制電路(50)，係當重置狀態訊號(REFST)被非活性化的情況時，回應記憶庫啟動(bank active)訊號(MCBAT)而將解碼訊號(DEC1~DEC6)之值重置為初期值，並當重置狀態訊號(REFST)被活性化的情況時，將回應了記憶庫啟動訊號(MCBAT)的解碼訊號(DEC1~DEC6)之重置停止。若依據本發明，則由於係具備有並不將解碼訊號重置之動作模式，因此係成為能夠將不需要進行高速之存取的情況時之消耗電流削減。
简体摘要： [课题]将起因于译码信号之重置所产生的消耗电流削减。[解决手段]系具备有：行译码器(12)，系借由将行位址译码而产生译码信号(DEC1~DEC6)；和复数之字符线(WL)，系基于译码信号(DEC1~DEC6)而被选择性地活性化；和重置控制电路(50)，系当重置状态信号(REFST)被非活性化的情况时，回应记忆库启动(bank active)信号(MCBAT)而将译码信号(DEC1~DEC6)之值重置为初期值，并当重置状态信号(REFST)被活性化的情况时，将回应了记忆库启动信号(MCBAT)的译码信号(DEC1~DEC6)之重置停止。若依据本发明，则由于系具备有并不将译码信号重置之动作模式，因此系成为能够将不需要进行高速之存取的情况时之消耗电流削减。

80. 发明专利

TW201445704A 半導體裝置及其製造方法审中-公开
简体标题：半导体设备及其制造方法
公开(公告)号：TW201445704A
公开(公告)日：2014-12-01
申请号：TW103104098
申请日：2014-02-07
申请人： PS4盧克斯科公司 , PS4 LUXCO S. A. R. L.
发明人：幸和芳 , YUKI, KAZUYOSHI
IPC分类号： H01L27/115 , H01L23/52
CPC分类号： H01L27/10891 , H01L21/76232 , H01L27/10814 , H01L27/10855 , H01L27/10876 , H01L27/10885 , H01L27/10888
摘要：在對於在字元線(10b)和(10c)之間而被位元線(16)所包圍之接觸孔內埋入第2導電材料，並於第2方向上作分離之雙插塞形成工程中，並不形成先前技術之假字元線，而對於在雙插塞間所露出了的半導體基板更進而作蝕刻以形成擴散層分離用溝(29)，並將擴散層分離絕緣膜(30)埋入而將擴散層分離，並且將接觸插塞(25b)和(25c)作分離。
简体摘要：在对于在字符线(10b)和(10c)之间而被比特线(16)所包围之接触孔内埋入第2导电材料，并于第2方向上作分离之双插塞形成工程中，并不形成先前技术之假字符线，而对于在双插塞间所露出了的半导体基板更进而作蚀刻以形成扩散层分离用沟(29)，并将扩散层分离绝缘膜(30)埋入而将扩散层分离，并且将接触插塞(25b)和(25c)作分离。

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