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68. 发明专利

TWI323086B 邏輯電路、用來降低功率消耗的裝置與方法 LOGIC CIRCUIT AND AN APPARATUS AND METHOD FOR REDUCING POWER CONSUMPTION IN A LOGIC CIRCUIT 有权
简体标题：逻辑电路、用来降低功率消耗的设备与方法 LOGIC CIRCUIT AND AN APPARATUS AND METHOD FOR REDUCING POWER CONSUMPTION IN A LOGIC CIRCUIT
公开(公告)号：TWI323086B
公开(公告)日：2010-04-01
申请号：TW092122345
申请日：2003-08-14
申请人：加州大學董事
发明人：康順莫 , 游松木
IPC分类号： H03K
CPC分类号： H03K3/012 , H03K19/0016 , H03K19/0963
摘要：降低功率消耗的裝置及方法，適用於數位邏輯電路，係當時脈信號在邏輯電路內不產生預設變化時，如輸入、中間節點、輸出或組合，而藉由限制時脈信號轉變至邏輯電路之通路。假使時脈信號轉變不被接收而特定組之邏輯輸入不產生狀態之輸出變化，限制所得時脈。此外，假使輸入信號匹配輸出信號，如時脈轉變之接收不產生在箝制輸出之狀態之預設變化，而限制所得時脈。本發明被利用於產生低功率組合及/或連續邏輯電路，且較少受閘電容之無效充電及放電的影響。 Methods and circuits are described for reducing power consumption within digital logic circuits by blocking the passage of clock signal transitions to the logic circuits when the clock signal would not produce a desired change of state within the logic circuit, such as at inputs, intermediary nodes, outputs, or combinations. By way of example, the incoming clock is blocked if a given set of logic inputs will not result in an output change of state if a clock signal transition were to be received. By way of further example, the incoming clock is blocked in a data flip-flop if the input signal matches the output signal, such that receipt of a clock transition would not produce a desired change of state in the latched output. The invention may be utilized for creating lower power combinatorial and/or sequential logic circuit stages subject to less unproductive charging and discharging of gate capacitances. 【創作特點】本發明包括在利用組合或/及連續邏輯電路之數位邏輯電路內之降低功率消耗的裝置及方法。經由舉例且不限制，藉由減少實施於數位邏輯電路之時脈輸入端之時脈信號之對應作用，隨著功率消耗的降低，電容負載因此而減少。本發明認可，為了接收時脈信號轉變，對於少數特定輸入及中間情況而言，邏輯電路一般上只受改變輸出情況支配。
可得知，一些習知電路(如動態組合電路)使用時脈信號之接收以減少閘極負載及每一資料輸入端之相關傳遞延遲。比較之下，當時脈信號被藉由以時脈驅動之輸入端及中間電路元件而利用之負載支配時，調整本發明。不論是否透過時脈路徑控制電路至邏輯電路之轉移時脈信號導致狀態之預設變化，時脈信號可利用性藉由時脈路徑控制電路而調整。更特別的是，假使數位邏輯電路內狀態之真邏輯評估，指示透過時脈路徑控制電路之時脈信號轉變不會產生狀態之預設變化，時脈信號被時脈路徑控制電路所限制，如輸出狀態改變，或提升連續邏輯電路之內部狀態(如多級計數器)。
可得知，此述之數位邏輯電路包括至少一個輸入端，此輸入端自至少一個產生之輸出端連接至包括組合及/或連續元件中間電路系統。真邏輯評估包括現在狀態之邏輯評估及具有輸入、中間部及輸出之電路節點。根據現在狀態導致數位邏輯電路之狀態之預設變化，預設邏輯評估偵測是否轉變時脈信號。
更特別的是，在舉例之組合邏輯電路中，在時脈轉變之接收下，假使輸入狀態之現在組合改變現在輸出狀態時脈信號被限制，如被傳送電晶體。著眼在連續邏輯電路，假使該時脈信號之接收，不提供該連續邏輯電路狀態由現在輸入及中間狀態提升至新輸出狀態，限制時脈信號。此處所述之"至新輸出狀態"係指輸出狀態可能為不必要之改變，但內部狀態改變產生隨後導致一新輸出狀態。考慮根據本發明而以事件驅動邏輯實施之資料正反器之例子，當資料輸入不同於箝制輸出時，時脈信號只由時脈路徑控制電路轉換至正反器。
根據本發明，在此電路之評估可以一些替代方法而執行，且可以較少電路經費而實施。假使時脈之接收證明為無效，只對電路狀態之一部分來限制時脈，可得知有效功率減少可以達成，以及因此不或導致愈電路狀態之預設變化。
根據本發明，因為電路受狀態之一部分之支配，電路之時脈輸入被限制，如根據在電路輸入、輸出或是中間節點之狀態。
因此，由於一些連接至時脈輸入之閘極，不再受為了被接收之每一時脈信號之電容放電及充電週期的支配，電路或是電路級在較低功率消耗下操作。可得知功率節省可以藉由排除無提升電路狀態至輸出轉變之中間電路狀態改變，而產生。此反相或是延遲時脈信號之中間狀態改變之例子係由第3圖說明，此外也表示其他相關之不產生輸出轉變之中間充電及放電。
本發明提供一種降低功率消耗裝置，適用於時脈數位邏輯電路，其中時脈路徑控制電路，用以限制時脈信號對時脈數位邏輯電路之通路，作為接收來自時脈數位邏輯電路之回受之功能。例如，只有當回受係指示根據時脈數位邏輯電路之特定資料輸入之時脈信號接收而資料輸出狀態之預設變化提升時，傳送時脈信號。時脈路徑控制電路包括開關電路，隨著藉由對在時脈數位邏輯電路中輸入端狀態而反應之偵測電路所提供之調整，而用以選擇性地限制時脈信號。此方式為，根據時脈信號之接收，時脈信號根據偵測在時脈數位邏輯電路中狀態之改變不會提升而受限制，因此時脈信號之限制在電路狀態上不會影響，而降低功率消耗及時脈信號負載。
根據本發明之另一觀點，本發明實施於一動態邏輯電路中，包括第一邏輯電路、第二邏輯電路及限制時脈通路之裝置。第二邏輯電路用以透過第一邏輯電路而接收時脈信號。限制時脈通路之裝置，用以限制第一邏輯電路之時脈信號至第二邏輯電路之通路，作為接收來自時脈數位邏輯電路之回受之功能。時脈信號一般係使用互補式電路，以控制在第二邏輯電路之預先充電及評估評估，互補式電路可視為耦接至資料輸入閘極控制電路。假使在第二邏輯電路中產生預設變化，時脈信號只傳送至第二邏輯電路。此第二邏輯電路包括組合或/及連續邏輯電路。第一及第二邏輯電路皆包括用以執行邏輯功能之負數互相連接開關元件。限制時脈信號通路之該裝置包括開關電路及偵測電路。當時脈信號狀態藉由偵測電路調整時，開關電路加入高阻抗模式以限制時脈信號，其中，偵測電路係偵測時脈信號之接收無改變第二邏輯電路之狀態。開關元件及開關裝置一般上由一或多個電晶體所實施而成，例如在積體電路中，電晶體使用一或多預設裝置製造程序而製造(例如NMOS、CMOS)。當使第二邏輯電路之時脈輸入達到特定狀態以防止檢測到錯誤時脈信號而浮接時，時脈信號時脈信號更可由進入高阻抗模式之傳送電晶體以隔離時脈信號。
如具有限制偏壓之電晶體之位準偏移電路，可以被利用以減少通過第一邏輯電路至第二邏輯電路之時脈信號之信號位準，其中更可以減少功率消耗及時脈電壓負載，依此例，電壓偏移可以藉由利用具有預設偏壓或電流之電晶體(如FET裝置)來完成，以限制時脈信號電流。
調整時脈信號限制狀態之偵測電路，用以偵測限制、傳送、以第二邏輯電路中一或多內部或輸出狀態之情況為基礎之時脈信號、或是比較輸入、輸出及中間狀態。開關電路可藉由考慮到電路狀態、比較、或其關係之偵測電路而達成，以傳送時脈信號至第二邏輯電路，如透過電晶體之低阻抗模式作用狀態。
考慮一般組合動態電路，本發明可以一電路時，此電路具有(1)至少一個電晶體，用以接收來自至少一個資料輸出之資料信號；(2)閘極控制電路，耦接至電晶體之輸出端，此電晶體，用以接收在時脈輸入端之時脈信號，根據資料輸入以觸發狀態改變；以及(3)時脈限制電路，根據資料輸出狀態，以選擇地阻止時脈信號至閘極控制電路之通道。此裝置可以一單一資料輸出端而實施，例如用以實施反相及非反相緩衝器之一單一電晶體，或可根據多路輸入相關功能而利用多路資料輸入。可得知，根據本發明一些不同組合邏輯功能可以根據資料輸入間之關係而實施，且組合邏輯功能組合功能包括及閘、反及閘、或閘、反或閘、偶合閘及這些組合
可得知，本發明可利用組合電路、連續電路或是兩者的結合。考慮連續電路，根據本發明動態邏輯電路包括(1)雙穩定電路具有至少一個資料輸入端，當在時脈輸入端被時脈信號轉變觸發時，對在資料輸入端接收之資料信號反應，其中雙穩定電路根據對時脈輸入轉變之接收而反應之資料輸入端之狀態，而用以維持及產生預設之邏輯狀態。(3)時脈路徑控制電路，耦接雙穩定電路，且根據在資料輸入端及資料輸出端之信號關係而用以限制時脈信號轉換之接收。其中一種關係為相同，如在D正反器電路，其中假使輸入與輸出匹配，時脈不會傳送到雙穩定電路，或其他箝制形式，可藉由如此所述之使用事件驅動電路以提供功率節省及減少時脈信號負載。
可得知，本發明之時脈路徑控制電路可利用複合組合及連續電路部。在此例中，回授因為資料輸入、中間狀態、資料輸出、以及不同輸入、接收及中間狀態之關係接收，以選擇由複合組合及連續電路部所接收之時脈信號之調整。
本發明可也提出降低功率消耗方法，適用於數位邏輯電路級，且為了觸發數位邏輯電路級之狀態轉變，此數位邏輯電路級在時脈信號輸入端接收時脈信號，包括下列步驟(a)在數位邏輯電路級內一組情況下，偵測根據時脈信號輸入端接收時脈信號，而在數位邏輯電路級之狀態轉變沒有發生；以及(b)對於沒有發生數位邏輯電路級之狀態轉變，根據該等情況之至少一部份，以隔離時脈信號與數位邏輯電路級之時脈輸入端。
此方法以關於時脈信號被限制的情況下而敘述，或是根據傳送時脈信號之情況下敘述。因此本方法可相似的敘述，包括(a)在根據接收一時脈轉變而電路作用產生的情況下，偵測在數位邏輯電路之複數情況；(b)根據偵測到之情況，允許時脈轉變傳送至數位邏輯電路級，以此可降低與時脈轉變關聯之所有閘極電容負載。
此敘述之本發明電路及方法可由一些不同處理技術而製造之電路來實施，且電路係在不同電路型態內，這些電路型態包括不連接邏輯元件、閘陣列、程式化邏輯、微處理器、記憶體、數位信號處理及其他利用數位邏輯電路系統之電路之不同電路型態，且包括包含於功率電率系統之數位電路、類比裝置、MEMs裝置等等。
本發明之一觀點為提供一邏輯電路結構，表示功率消耗之降低為準。
本發明之另一觀點為提供一種降低功率消耗方法，適用於一邏輯電路，此邏輯電路以不同製造程序來完成，包括NMOS、CMOS及其他裝置程序。
本發明之另一觀點為提供一種降低功率消耗方法，功率消耗包含於適應執行不同組合及/或連續邏輯功能之邏輯級內。
本發明之另一觀點為提供一種降低功率消耗方法，此方法可立即在傳統製造電路內執行。
本發明之觀點及優點於實施例及申請專利範圍內接露，其中詳細之敘述係為了完全揭露本發明之最佳實施例，而限制。
简体摘要：降低功率消耗的设备及方法，适用于数码逻辑电路，系当时脉信号在逻辑电路内不产生默认变化时，如输入、中间节点、输出或组合，而借由限制时脉信号转变至逻辑电路之通路。假使时脉信号转变不被接收而特定组之逻辑输入不产生状态之输出变化，限制所得时脉。此外，假使输入信号匹配输出信号，如时脉转变之接收不产生在箝制输出之状态之默认变化，而限制所得时脉。本发明被利用于产生低功率组合及/或连续逻辑电路，且较少受闸电容之无效充电及放电的影响。 Methods and circuits are described for reducing power consumption within digital logic circuits by blocking the passage of clock signal transitions to the logic circuits when the clock signal would not produce a desired change of state within the logic circuit, such as at inputs, intermediary nodes, outputs, or combinations. By way of example, the incoming clock is blocked if a given set of logic inputs will not result in an output change of state if a clock signal transition were to be received. By way of further example, the incoming clock is blocked in a data flip-flop if the input signal matches the output signal, such that receipt of a clock transition would not produce a desired change of state in the latched output. The invention may be utilized for creating lower power combinatorial and/or sequential logic circuit stages subject to less unproductive charging and discharging of gate capacitances. 【创作特点】本发明包括在利用组合或/及连续逻辑电路之数码逻辑电路内之降低功率消耗的设备及方法。经由举例且不限制，借由减少实施于数码逻辑电路之时脉输入端之时脉信号之对应作用，随着功率消耗的降低，电容负载因此而减少。本发明认可，为了接收时脉信号转变，对于少数特定输入及中间情况而言，逻辑电路一般上只受改变输出情况支配。可得知，一些习知电路(如动态组合电路)使用时脉信号之接收以减少闸极负载及每一数据输入端之相关传递延迟。比较之下，当时脉信号被借由以时脉驱动之输入端及中间电路组件而利用之负载支配时，调整本发明。不论是否透过时脉路径控制电路至逻辑电路之转移时脉信号导致状态之默认变化，时脉信号可利用性借由时脉路径控制电路而调整。更特别的是，假使数码逻辑电路内状态之真逻辑评估，指示透过时脉路径控制电路之时脉信号转变不会产生状态之默认变化，时脉信号被时脉路径控制电路所限制，如输出状态改变，或提升连续逻辑电路之内部状态(如多级计数器)。可得知，此述之数码逻辑电路包括至少一个输入端，此输入端自至少一个产生之输出端连接至包括组合及/或连续组件中间电路系统。真逻辑评估包括现在状态之逻辑评估及具有输入、中间部及输出之电路节点。根据现在状态导致数码逻辑电路之状态之默认变化，默认逻辑评估侦测是否转变时脉信号。更特别的是，在举例之组合逻辑电路中，在时脉转变之接收下，假使输入状态之现在组合改变现在输出状态时脉信号被限制，如被发送晶体管。着眼在连续逻辑电路，假使该时脉信号之接收，不提供该连续逻辑电路状态由现在输入及中间状态提升至新输出状态，限制时脉信号。此处所述之"至新输出状态"系指输出状态可能为不必要之改变，但内部状态改变产生随后导致一新输出状态。考虑根据本发明而以事件驱动逻辑实施之数据正反器之例子，当数据输入不同于箝制输出时，时脉信号只由时脉路径控制电路转换至正反器。根据本发明，在此电路之评估可以一些替代方法而运行，且可以较少电路经费而实施。假使时脉之接收证明为无效，只对电路状态之一部分来限制时脉，可得知有效功率减少可以达成，以及因此不或导致愈电路状态之默认变化。根据本发明，因为电路受状态之一部分之支配，电路之时脉输入被限制，如根据在电路输入、输出或是中间节点之状态。因此，由于一些连接至时脉输入之闸极，不再受为了被接收之每一时脉信号之电容放电及充电周期的支配，电路或是电路级在较低功率消耗下操作。可得知功率节省可以借由排除无提升电路状态至输出转变之中间电路状态改变，而产生。此反相或是延迟时脉信号之中间状态改变之例子系由第3图说明，此外也表示其他相关之不产生输出转变之中间充电及放电。本发明提供一种降低功率消耗设备，适用于时脉数码逻辑电路，其中时脉路径控制电路，用以限制时脉信号对时脉数码逻辑电路之通路，作为接收来自时脉数码逻辑电路之回受之功能。例如，只有当回受系指示根据时脉数码逻辑电路之特定数据输入之时脉信号接收而数据输出状态之默认变化提升时，发送时脉信号。时脉路径控制电路包括开关电路，随着借由对在时脉数码逻辑电路中输入端状态而反应之侦测电路所提供之调整，而用以选择性地限制时脉信号。此方式为，根据时脉信号之接收，时脉信号根据侦测在时脉数码逻辑电路中状态之改变不会提升而受限制，因此时脉信号之限制在电路状态上不会影响，而降低功率消耗及时脉信号负载。根据本发明之另一观点，本发明实施于一动态逻辑电路中，包括第一逻辑电路、第二逻辑电路及限制时脉通路之设备。第二逻辑电路用以透过第一逻辑电路而接收时脉信号。限制时脉通路之设备，用以限制第一逻辑电路之时脉信号至第二逻辑电路之通路，作为接收来自时脉数码逻辑电路之回受之功能。时脉信号一般系使用互补式电路，以控制在第二逻辑电路之预先充电及评估评估，互补式电路可视为耦接至数据输入闸极控制电路。假使在第二逻辑电路中产生默认变化，时脉信号只发送至第二逻辑电路。此第二逻辑电路包括组合或/及连续逻辑电路。第一及第二逻辑电路皆包括用以运行逻辑功能之负数互相连接开关组件。限制时脉信号通路之该设备包括开关电路及侦测电路。当时脉信号状态借由侦测电路调整时，开关电路加入高阻抗模式以限制时脉信号，其中，侦测电路系侦测时脉信号之接收无改变第二逻辑电路之状态。开关组件及开关设备一般上由一或多个晶体管所实施而成，例如在集成电路中，晶体管使用一或多默认设备制造进程而制造(例如NMOS、CMOS)。当使第二逻辑电路之时脉输入达到特定状态以防止检测到错误时脉信号而浮接时，时脉信号时脉信号更可由进入高阻抗模式之发送晶体管以隔离时脉信号。如具有限制偏压之晶体管之位准偏移电路，可以被利用以减少通过第一逻辑电路至第二逻辑电路之时脉信号之信号位准，其中更可以减少功率消耗及时脉电压负载，依此例，电压偏移可以借由利用具有默认偏压或电流之晶体管(如FET设备)来完成，以限制时脉信号电流。调整时脉信号限制状态之侦测电路，用以侦测限制、发送、以第二逻辑电路中一或多内部或输出状态之情况为基础之时脉信号、或是比较输入、输出及中间状态。开关电路可借由考虑到电路状态、比较、或其关系之侦测电路而达成，以发送时脉信号至第二逻辑电路，如透过晶体管之低阻抗模式作用状态。考虑一般组合动态电路，本发明可以一电路时，此电路具有(1)至少一个晶体管，用以接收来自至少一个数据输出之数据信号；(2)闸极控制电路，耦接至晶体管之输出端，此晶体管，用以接收在时脉输入端之时脉信号，根据数据输入以触发状态改变；以及(3)时脉限制电路，根据数据输出状态，以选择地阻止时脉信号至闸极控制电路之信道。此设备可以一单一数据输出端而实施，例如用以实施反相及非反相缓冲器之一单一晶体管，或可根据多路输入相关功能而利用多路数据输入。可得知，根据本发明一些不同组合逻辑功能可以根据数据输入间之关系而实施，且组合逻辑功能组合功能包括及闸、反及闸、或闸、反或闸、偶合闸及这些组合可得知，本发明可利用组合电路、连续电路或是两者的结合。考虑连续电路，根据本发明动态逻辑电路包括(1)双稳定电路具有至少一个数据输入端，当在时脉输入端被时脉信号转变触发时，对在数据输入端接收之数据信号反应，其中双稳定电路根据对时脉输入转变之接收而反应之数据输入端之状态，而用以维持及产生默认之逻辑状态。(3)时脉路径控制电路，耦接双稳定电路，且根据在数据输入端及数据输出端之信号关系而用以限制时脉信号转换之接收。其中一种关系为相同，如在D正反器电路，其中假使输入与输出匹配，时脉不会发送到双稳定电路，或其他箝制形式，可借由如此所述之使用事件驱动电路以提供功率节省及减少时脉信号负载。可得知，本发明之时脉路径控制电路可利用复合组合及连续电路部。在此例中，回授因为数据输入、中间状态、数据输出、以及不同输入、接收及中间状态之关系接收，以选择由复合组合及连续电路部所接收之时脉信号之调整。本发明可也提出降低功率消耗方法，适用于数码逻辑电路级，且为了触发数码逻辑电路级之状态转变，此数码逻辑电路级在时脉信号输入端接收时脉信号，包括下列步骤(a)在数码逻辑电路级内一组情况下，侦测根据时脉信号输入端接收时脉信号，而在数码逻辑电路级之状态转变没有发生；以及(b)对于没有发生数码逻辑电路级之状态转变，根据该等情况之至少一部份，以隔离时脉信号与数码逻辑电路级之时脉输入端。此方法以关于时脉信号被限制的情况下而叙述，或是根据发送时脉信号之情况下叙述。因此本方法可相似的叙述，包括(a)在根据接收一时脉转变而电路作用产生的情况下，侦测在数码逻辑电路之复数情况；(b)根据侦测到之情况，允许时脉转变发送至数码逻辑电路级，以此可降低与时脉转变关联之所有闸极电容负载。此叙述之本发明电路及方法可由一些不同处理技术而制造之电路来实施，且电路系在不同电路型态内，这些电路型态包括不连接逻辑组件、闸数组、进程化逻辑、微处理器、内存、数码信号处理及其他利用数码逻辑电路系统之电路之不同电路型态，且包括包含于功率电率系统之数字电路、模拟设备、MEMs设备等等。本发明之一观点为提供一逻辑电路结构，表示功率消耗之降低为准。本发明之另一观点为提供一种降低功率消耗方法，适用于一逻辑电路，此逻辑电路以不同制造进程来完成，包括NMOS、CMOS及其他设备进程。本发明之另一观点为提供一种降低功率消耗方法，功率消耗包含于适应运行不同组合及/或连续逻辑功能之逻辑级内。本发明之另一观点为提供一种降低功率消耗方法，此方法可立即在传统制造电路内运行。本发明之观点及优点于实施例及申请专利范围内接露，其中详细之叙述系为了完全揭露本发明之最佳实施例，而限制。

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