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41. 发明专利

TW201317995A 記憶體測試系統及測試方法审中-公开
简体标题：内存测试系统及测试方法
公开(公告)号：TW201317995A
公开(公告)日：2013-05-01
申请号：TW101138934
申请日：2012-10-22
申请人：邁實電子(上海)有限公司 , MAISHI ELECTRONIC (SHANGHAI) LTD.
发明人：張衛華 , ZHANG, WEIHUA , 喻梅 , YU, MEI
IPC分类号： G11C29/56 , G11C29/48
CPC分类号： G11C29/56004
摘要：本發明公開了一種記憶體測試系統及記憶體測試方法。該記憶體測試系統包括：一控制器，產生一測試向量；以及多個記憶體測試裝置，透過一匯流排接收來自該控制器之該測試向量，根據該測試向量分別測試各自對應的一待測試記憶體，並將各自對應的一測試結果發送給該控制器。
简体摘要：本发明公开了一种内存测试系统及内存测试方法。该内存测试系统包括：一控制器，产生一测试矢量；以及多个内存测试设备，透过一总线接收来自该控制器之该测试矢量，根据该测试矢量分别测试各自对应的一待测试内存，并将各自对应的一测试结果发送给该控制器。

42. 发明专利

TW201316343A 試驗裝置及試驗方法审中-公开
简体标题：试验设备及试验方法
公开(公告)号：TW201316343A
公开(公告)日：2013-04-16
申请号：TW101124225
申请日：2012-07-05
申请人：愛德萬測試股份有限公司 , ADVANTEST CORPORATION
发明人：川上剛 , KAWAKAMI, TAKESHI
IPC分类号： G11C29/56
CPC分类号： G11C29/56004
摘要：本發明的課題在於能夠將位址進行反轉控制。為了解決此課題，本發明提供一種試驗裝置，具備：位址產生部，其產生被試驗記憶體的位址；選擇部，其選擇是否要將藉由位址產生部所產生的位址進行位元反轉並供給至被試驗記憶體；反轉處理部，其在選擇部選擇要將位址進行位元反轉的情況下，將藉由位址產生部所產生的位址進行位元反轉並輸出，在選擇部選擇不要將位址進行位元反轉的情況下，將藉由位址產生部所產生的位址不進行位元反轉並輸出；以及供給部，其將反轉處理部輸出的已進行反轉控制的位址、及反轉週期訊號，往被試驗記憶體供給，該反轉週期訊號，表示反轉處理部輸出的位址是否為已進行位元反轉的位址。
简体摘要：本发明的课题在于能够将位址进行反转控制。为了解决此课题，本发明提供一种试验设备，具备：位址产生部，其产生被试验内存的位址；选择部，其选择是否要将借由位址产生部所产生的位址进行比特反转并供给至被试验内存；反转处理部，其在选择部选择要将位址进行比特反转的情况下，将借由位址产生部所产生的位址进行比特反转并输出，在选择部选择不要将位址进行比特反转的情况下，将借由位址产生部所产生的位址不进行比特反转并输出；以及供给部，其将反转处理部输出的已进行反转控制的位址、及反转周期信号，往被试验内存供给，该反转周期信号，表示反转处理部输出的位址是否为已进行比特反转的位址。

43. 发明专利

TW201229541A 測試裝置 TEST APPARATUS 审中-公开
简体标题：测试设备 TEST APPARATUS
公开(公告)号：TW201229541A
公开(公告)日：2012-07-16
申请号：TW100140043
申请日：2011-11-02
申请人：愛德萬測試股份有限公司
发明人：石田雅裕 , 渡邊大輔 , 川端雅之 , 岡安俊幸
IPC分类号： G01R
CPC分类号： G01R31/318511 , G01R31/31721 , G11C29/56004 , G11C2029/5602
摘要：一種測試裝置，即便在進行探針檢查時亦可提供理想的電源環境。測試裝置測試形成在晶圓上的DUT 1。電源補償電路20包括：根據控制信號而受到控制的源極開關SW1及匯流開關SW2，於源極開關SW1、匯流開關SW2處於接通狀態下生成補償脈衝電流，將補償脈衝電流自與主電源不同的路徑注入至DUT 1的電源端子P1，或者自從主電源向DUT 1流動的電源電流中、將補償脈衝電流引入至與DUT 1不同的路徑。電源補償電路20中包含源極開關SW1、匯流開關SW2的一部分是形成於晶圓W上。於晶圓上，設置著用以對形成於晶圓上的電源補償電路20的一部分施加信號的焊墊P5～P7。
简体摘要：一种测试设备，即便在进行探针检查时亦可提供理想的电源环境。测试设备测试形成在晶圆上的DUT 1。电源补偿电路20包括：根据控制信号而受到控制的源极开关SW1及汇流开关SW2，于源极开关SW1、汇流开关SW2处于接通状态下生成补偿脉冲电流，将补偿脉冲电流自与主电源不同的路径注入至DUT 1的电源端子P1，或者自从主电源向DUT 1流动的电源电流中、将补偿脉冲电流引入至与DUT 1不同的路径。电源补偿电路20中包含源极开关SW1、汇流开关SW2的一部分是形成于晶圆W上。于晶圆上，设置着用以对形成于晶圆上的电源补偿电路20的一部分施加信号的焊垫P5～P7。

44. 发明专利

TW201133009A 一種具對照表之晶片外自我測試電路系統或圖樣創作裝置及一種使用該系統輸出一測試中設備之測試數據之方法 A BUILT OFF SELF TEST CIRCUIT SYSTEM OR A PATTERN GENERATING SYSTEM THAT HAVE LOOK UP TABLE AND A METHOD FOR OUTPUTTING TEST DATA FOR DEVICE UNDER TEST USING THE SYSTEM 审中-公开
简体标题：一种具对照表之芯片外自我测试电路系统或图样创作设备及一种使用该系统输出一测试中设备之测试数据之方法 A BUILT OFF SELF TEST CIRCUIT SYSTEM OR A PATTERN GENERATING SYSTEM THAT HAVE LOOK UP TABLE AND A METHOD FOR OUTPUTTING TEST DATA FOR DEVICE UNDER TEST USING THE SYSTEM
公开(公告)号：TW201133009A
公开(公告)日：2011-10-01
申请号：TW099140925
申请日：2010-11-26
申请人： IT&T股份有限公司
发明人：張慶勳 , 吳世京
IPC分类号： G01R
CPC分类号： G01R31/31928 , G01R31/31813 , G11C29/56 , G11C29/56004 , G11C2029/5602
摘要：本發明揭露一種具內部對照表之晶片外自我測試電路裝置或圖樣創作裝置，該裝置於接收到一自動測試設備之壓力後，輸出一測試中設備之測試數據。本發明的晶片外自我測試電路內包含一對照表，並展開及轉換一輸入之圖樣程式數值作為一輸出表值,並傳送至該測試中設備，因而得以較低成本有效解決控制位元不足之問題。
简体摘要：本发明揭露一种具内部对照表之芯片外自我测试电路设备或图样创作设备，该设备于接收到一自动测试设备之压力后，输出一测试中设备之测试数据。本发明的芯片外自我测试电路内包含一对照表，并展开及转换一输入之图样进程数值作为一输出表值,并发送至该测试中设备，因而得以较低成本有效解决控制比特不足之问题。

45. 发明专利

TWI333077B 產生用於測試半導體元件的測試圖樣資料之裝置及方法 APPARATUS AND METHOD FOR GENERATING TEST PATTERN DATA FOR TESTING SEMICONDUCTOR DEVICE 有权
简体标题：产生用于测试半导体组件的测试图样数据之设备及方法 APPARATUS AND METHOD FOR GENERATING TEST PATTERN DATA FOR TESTING SEMICONDUCTOR DEVICE
公开(公告)号：TWI333077B
公开(公告)日：2010-11-11
申请号：TW096128073
申请日：2007-07-31
申请人：聯測股份有限公司
发明人：姜種求
IPC分类号： G01R
CPC分类号： G11C29/56 , G01R31/31813 , G01R31/3183 , G01R31/318335 , G11C29/56004
摘要：本發揭示一種產生用於測試一半導體元件的一測試圖樣資料之裝置及方法。依據且特定對於該裝置及該方法，藉由預測一資料運算而編譯一測試圖樣程式以採用一交錯方式產生一測試圖樣資料，從而消除對該測試圖樣程式之開發者在寫入一原始程式碼期間分析該資料運算的要求。
简体摘要：本发揭示一种产生用于测试一半导体组件的一测试图样数据之设备及方法。依据且特定对于该设备及该方法，借由预测一数据运算而编译一测试图样进程以采用一交错方式产生一测试图样数据，从而消除对该测试图样进程之开发者在写入一原始代码期间分析该数据运算的要求。

46. 发明专利

TW200951970A 測試裝置與測試方法 TEST DEVICE AND TEST METHOD 审中-公开
简体标题：测试设备与测试方法 TEST DEVICE AND TEST METHOD
公开(公告)号：TW200951970A
公开(公告)日：2009-12-16
申请号：TW098118032
申请日：2009-06-01
申请人：愛德萬測試股份有限公司
发明人：安井孝裕
IPC分类号： G11C
CPC分类号： G01R31/31919 , G01R31/31813 , G11C29/56 , G11C29/56004
摘要：一種測試裝置，其目的在於縮短測試時間。該測試裝置對被測試元件進行測試，包括：主圖案產生部，在每個測試週期中，產生用於對被測試元件進行測試的主圖案；多個子圖案產生部，基於主圖案而分別產生與對測試週期期間進行分割後所得的多個分割週期各自相對應的子圖案；測試信號供給部，將在多個分割週期的每一個分割週期中對多個子圖案產生部所產生的多個子圖案進行轉換且經多工化後所得的測試圖案，供給至被測試元件；以及多個延遲選擇部，分別選擇將來自主圖案產生部的主圖案、以及使來自主圖案產生部的主圖案延遲了測試週期後所得的主圖案中的任一個分別供給至多個子圖案產生部的每個。
简体摘要：一种测试设备，其目的在于缩短测试时间。该测试设备对被测试组件进行测试，包括：主图案产生部，在每个测试周期中，产生用于对被测试组件进行测试的主图案；多个子图案产生部，基于主图案而分别产生与对测试周期期间进行分割后所得的多个分割周期各自相对应的子图案；测试信号供给部，将在多个分割周期的每一个分割周期中对多个子图案产生部所产生的多个子图案进行转换且经多任务化后所得的测试图案，供给至被测试组件；以及多个延迟选择部，分别选择将来自主图案产生部的主图案、以及使来自主图案产生部的主图案延迟了测试周期后所得的主图案中的任一个分别供给至多个子图案产生部的每个。

47. 发明专利

TWI301983B 測試裝置、測試方法、程式以及記錄媒體 TEST EQUIPMENT, TEST METHOD, PROGRAME AND RECORDING MEDIA 有权
简体标题：测试设备、测试方法、进程以及记录媒体 TEST EQUIPMENT, TEST METHOD, PROGRAME AND RECORDING MEDIA
公开(公告)号：TWI301983B
公开(公告)日：2008-10-11
申请号：TW095133415
申请日：2006-09-11
申请人：愛德萬測試股份有限公司 ADVANTEST CORPORATION
发明人：藤部亮 FUJIBE, TASUKU , 渡直良 WATANABE, NAOYOSHI , 橋本純 HASHIMOTO, JUN
IPC分类号： G11C
CPC分类号： G11C29/56 , G11C29/56004
摘要：一種測試裝置,可依供給之位址訊號的脈衝數進行指定之被測試記憶體的位址之測試。該測試裝置包括:圖案發生部,用以發生該寫入被測試記憶體的寫入資料;及第一位址發生部,用以儲存表示該些寫入資料輸入的該被測試記憶體的位址資訊;以及波形成形部,在該第一位址發生部儲存的該些位址資訊之對應期間,以所定之週期輸出脈衝,發生位址訊號。
简体摘要：一种测试设备,可依供给之位址信号的脉冲数进行指定之被测试内存的位址之测试。该测试设备包括:图案发生部,用以发生该写入被测试内存的写入数据;及第一位址发生部,用以存储表示该些写入数据输入的该被测试内存的位址信息;以及波形成形部,在该第一位址发生部存储的该些位址信息之对应期间,以所定之周期输出脉冲,发生位址信号。

48. 发明专利

TW200831936A 產生裝置、產生方法、可執行該方法於電腦之程式及記錄該程式之記錄媒體失效
简体标题：产生设备、产生方法、可运行该方法于电脑之进程及记录该进程之记录媒体
公开(公告)号：TW200831936A
公开(公告)日：2008-08-01
申请号：TW096134766
申请日：2007-09-19
申请人：獨立行政法人科學技術振興機構 JAPAN SCIENCE AND TECHNOLOGY AGENCY , 國立大學法人九州工業大學 KYUSHU INSTITUTE OF TECHNOLOGY , 系統JD股份有限公司 SYSTEM JD CO., LTD.
发明人：溫曉青 WEN, XIAOQING , 原誠司 KAJIHARA, SEIJI , 宮瀨紘平 MIYASE, KOHEI , 皆本義弘 MINAMOTO, YOSHIHIRO , 伊達博 DATE, HIROSHI
IPC分类号： G01R , G11C
CPC分类号： G11C29/10 , G01R31/31721 , G01R31/31813 , G01R31/31917 , G11C29/56004
摘要：本發明的課題為提供一種產生裝置等,產生可有效地削減擷取時的功率消耗的測試向量。本發明的解決手段為一種產生裝置100,係對邏輯電路分配邏輯値至包含於測試立方之複數個未定値位元,產生測試向量,包含:選擇部101,由複數個未定値位元之中選擇一個分配對象未定値位元;擷取轉變數數値化部103,計算由包含未定値位元之測試立方產生的擷取轉變數;以及邏輯値分配部105,對分配邏輯値0至被選擇的分配對象未定値位元而得的第一測試立方,與分配邏輯値1而得的第二測試立方,適用擷取轉變數數値化部103,比較由第一測試立方產生的擷取轉變數與由第二測試立方產生的擷取轉變數,分配對應較少者之邏輯値至被選擇的分配對象未定値位元。
简体摘要：本发明的课题为提供一种产生设备等,产生可有效地削减截取时的功率消耗的测试矢量。本发明的解决手段为一种产生设备100,系对逻辑电路分配逻辑値至包含于测试立方之复数个未定値比特,产生测试矢量,包含:选择部101,由复数个未定値比特之中选择一个分配对象未定値比特;截取转变量数値化部103,计算由包含未定値比特之测试立方产生的截取转变量;以及逻辑値分配部105,对分配逻辑値0至被选择的分配对象未定値比特而得的第一测试立方,与分配逻辑値1而得的第二测试立方,适用截取转变量数値化部103,比较由第一测试立方产生的截取转变量与由第二测试立方产生的截取转变量,分配对应较少者之逻辑値至被选择的分配对象未定値比特。

49. 发明专利

TW200822129A 半導體測試裝置及半導體記憶體之測試方法失效
简体标题：半导体测试设备及半导体内存之测试方法
公开(公告)号：TW200822129A
公开(公告)日：2008-05-16
申请号：TW096131651
申请日：2007-08-27
申请人：愛德萬測試股份有限公司 ADVANTEST CORPORATION
发明人：太幡誠 TABATA, MAKOTO
IPC分类号： G11C
CPC分类号： G11C29/56 , G11C29/56004 , G11C29/56008 , G11C2029/1208 , G11C2029/5604 , G11C2029/5606
摘要：本發明係提供一種半導體測試裝置,包含有:可預先記憶具有區塊功能之受測記憶體之各區塊之是否良好資訊之BBM;可預先記憶受測記憶體之各記憶胞之是否良好資訊之AFM;可壓縮AFM內之是否良好資訊之資料之資料壓縮部;可記憶壓縮資料之CFBM;用以儲存預備之良好區塊之位址數之良好區塊暫存器GBR;及,位址生成部AG;而,當壓縮對象區塊並非良好時,可由位址生成部對AFM傳送壓縮對象區塊內之頁面之行位址及列位址,當壓縮對象區塊係良好時,則由良好區塊暫存器對CFBM傳送良好區塊之位址數。
简体摘要：本发明系提供一种半导体测试设备,包含有:可预先记忆具有区块功能之受测内存之各区块之是否良好信息之BBM;可预先记忆受测内存之各记忆胞之是否良好信息之AFM;可压缩AFM内之是否良好信息之数据之数据压缩部;可记忆压缩数据之CFBM;用以存储预备之良好区块之位址数之良好区块寄存器GBR;及,位址生成部AG;而,当压缩对象区块并非良好时,可由位址生成部对AFM发送压缩对象区块内之页面之行位址及列位址,当压缩对象区块系良好时,则由良好区块寄存器对CFBM发送良好区块之位址数。

50. 发明专利

TW200818202A 測試圖樣產生電路及具有測試圖樣產生電路之半導體記憶體裝置 TEST PATTERN GENERATING CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE HAVING THE SAME 审中-公开
简体标题：测试图样产生电路及具有测试图样产生电路之半导体内存设备 TEST PATTERN GENERATING CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE HAVING THE SAME
公开(公告)号：TW200818202A
公开(公告)日：2008-04-16
申请号：TW096130903
申请日：2007-08-21
申请人：三星電子股份有限公司 SAMSUNG ELECTRONICS CO., LTD.
发明人：朴煥旭 PARK, HWAN-WOOK , 張永旭 CHANG, YOUNG-UK
IPC分类号： G11C
CPC分类号： G11C29/14 , G11C29/10 , G11C29/1201 , G11C29/56004 , G11C2029/3602
摘要：本發明提供一種產生具有各種類型及長度之測試圖樣之測試圖樣產生電路及一種使用該測試圖樣產生電路執行一測試操作之半導體記憶體裝置。該測試圖樣產生電路包括:複數個暫存器區塊,其接收經由一輸入/輸出墊自一外部測試器輸入之測試信號,且與一低頻率第一時脈信號同步將該等測試信號載入至該等暫存器區塊內;一暫存器區塊控制單元,其控制該等暫存器區塊之啓動;及一輸出單元,其連接至該等暫存器區塊,且與一高頻率時脈信號同步輸出載入至該等暫存器區塊內之該等信號作為測試圖樣。
简体摘要：本发明提供一种产生具有各种类型及长度之测试图样之测试图样产生电路及一种使用该测试图样产生电路运行一测试操作之半导体内存设备。该测试图样产生电路包括:复数个寄存器区块,其接收经由一输入/输出垫自一外部测试器输入之测试信号,且与一低频率第一时脉信号同步将该等测试信号加载至该等寄存器区块内;一寄存器区块控制单元,其控制该等寄存器区块之启动;及一输出单元,其连接至该等寄存器区块,且与一高频率时脉信号同步输出加载至该等寄存器区块内之该等信号作为测试图样。

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